公开(公告)号：KR1020050006984A

公开(公告)日：2005-01-17

申请号：KR1020030046983

申请日：2003-07-10

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  이화성 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/665 ,  H01L21/28097 ,  H01L21/823814 ,  H01L21/823835 ,  H01L29/4975 ,  H01L29/66545

Abstract: PURPOSE: A method for fabricating a MOS(metal oxide semiconductor) transistor is provided to simultaneously form a silicide layer and a gate silicide layer in a source/drain region and prevent channel ion implantation during a source/drain ion implantation process by performing a total gate silicidation process. CONSTITUTION: An insulated gate pattern(7) in which a silicon pattern and a sacrificial layer pattern are sequentially stacked is formed on a semiconductor substrate. The sidewall of the gate pattern is covered with a spacer. By using the spacer and the gate pattern as an ion implantation mask, impurity ions are implanted into the semiconductor substrate to form a source/drain region(11). The sacrificial layer pattern on the semiconductor substrate having the source/drain region is eliminated to expose the silicon pattern. The exposed silicon pattern is completely converted into a gate silicide layer while a source/drain silicide layer is selectively formed on the source/drain region.

Abstract translation: 目的：提供一种用于制造MOS（金属氧化物半导体）晶体管的方法，以在源极/漏极区域中同时形成硅化物层和栅极硅化物层，并且在源/漏离子注入过程期间通过执行总计 门硅化工艺。 构成：在半导体衬底上形成其中硅图案和牺牲层图案顺序层叠的绝缘栅图案（7）。 栅极图案的侧壁被间隔物覆盖。 通过使用间隔物和栅极图案作为离子注入掩模，将杂质离子注入到半导体衬底中以形成源/漏区（11）。 消除了具有源极/漏极区域的半导体衬底上的牺牲层图案以露出硅图案。 暴露的硅图案被完全转换成栅极硅化物层，同时源极/漏极硅化物层选择性地形成在源极/漏极区域上。

公开(公告)号：KR100403628B1

公开(公告)日：2003-10-30

申请号：KR1020010027345

申请日：2001-05-18

Applicant: 삼성전자주식회사

Inventor： 홍석훈 ,  이정수 ,  유재윤 ,  박경원

IPC: H01L21/76

Abstract: PURPOSE: A trench isolation method of a semiconductor device is provided to prevent a dent generated at edge portions of a trench and to reduce a leakage current by forming an oxide layer at both sidewalls of a mask insulating layer. CONSTITUTION: A mask insulating pattern(103) including a pad oxide(101) and a silicon nitride layer(102) is formed on a desired region of a semiconductor substrate(100). A trench(110) is formed by etching the exposed substrate(100) using the mask insulating pattern(103) as a mask. An oxide layer(105) is formed on the surface of the mask insulating pattern(103) and at inner walls of the trench(110). A trench liner layer(109) is formed on the oxide layer(105). An isolation layer(111) is filled into the trench(110). Then, the mask insulating pattern(103) is removed.

Abstract translation: 目的：提供半导体器件的沟槽隔离方法，以防止在沟槽的边缘部分产生的凹陷，并通过在掩模绝缘层的两个侧壁上形成氧化物层来减少漏电流。 构成：包括衬垫氧化物（101）和氮化硅层（102）的掩模绝缘图案（103）形成在半导体衬底（100）的期望区域上。 通过使用掩模绝缘图案（103）作为掩模来蚀刻暴露的衬底（100）来形成沟槽（110）。 氧化物层（105）形成在掩模绝缘图案（103）的表面上和沟槽（110）的内壁上。 沟槽衬垫层（109）形成在氧化物层（105）上。 隔离层（111）填充到沟槽（110）中。 然后，去除掩模绝缘图案（103）。

公开(公告)号：KR1020020054895A

公开(公告)日：2002-07-08

申请号：KR1020000084160

申请日：2000-12-28

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  이정수 ,  이내인

IPC: H01L21/76

CPC classification number: H01L21/76229 ,  H01L21/76237

Abstract: PURPOSE: A method for forming the trench isolation having the sidewall oxide films of different thickness is provided to have the thickness different each other at an isolation area of the N-channel and the P-channel MOS transistor in order not to surround the holes around the trench isolation area of the P-channel MOS transistor for a compensation type MOS transistor. CONSTITUTION: The first and the second trench(131,132) are formed on the first and the second isolation area(I,II) separated each other. A silicon film including the nitrogen in a side part and a bottom part of the second trench is formed by implanting the nitrogen into the second trench. The first sidewall oxide film(161) having the first thickness and the second sidewall oxide film(162) having the second thickness thinner than the first thickness are formed on the first trench by carrying out an oxidation process. A stress buffering liner(170) is formed on the surfaces of the first and the second sidewall oxide film. The inside of the first and the second trench is buried with an insulation material.

Abstract translation: 目的：提供一种用于形成具有不同厚度的侧壁氧化物膜的沟槽隔离的方法，以便在N沟道和P沟道MOS晶体管的隔离区域处彼此具有不同的厚度，以便不围绕孔 用于补偿型MOS晶体管的P沟道MOS晶体管的沟槽隔离区域。 构成：第一和第二沟槽（131,132）形成在第一和第二隔离区域（I，II）上彼此分离。 通过将氮注入到第二沟槽中来形成包括第二沟槽的侧部和底部中的氮的硅膜。 通过进行氧化处理，在第一沟槽上形成具有第一厚度的第一侧壁氧化膜（161）和具有比第一厚度薄的第二厚度的第二侧壁氧化膜（162）。 在第一和第二侧壁氧化物膜的表面上形成应力缓冲衬垫（170）。 第一和第二沟槽的内部用绝缘材料掩埋。

公开(公告)号：KR1020010058666A

公开(公告)日：2001-07-06

申请号：KR1019990066020

申请日：1999-12-30

Applicant: 삼성전자주식회사

Inventor： 박정우 ,  송원상 ,  이길광 ,  최태희 ,  유재윤

IPC: H01L27/085

Abstract: PURPOSE: A transistor of a semiconductor device and a manufacturing method thereof are to form a deep junction region in the middle region between gate lines and to form a shallow junction region between the deep junction region and a gate spacer, thereby reducing leakage current while improving an SCE(short channel effect). CONSTITUTION: A substrate(34) is provided with an active region and a field region. In the field region is formed a trench(36) with which an insulating layer is filled to form an isolation layer(38). On the active region are successively formed a gate insulating layer, the first/second gate conductive layers and a gate passivation layer, and using a photolithography, a gate line(42) consisting of a gate insulating layer pattern(42a), the first/second gate conductive layers patterns and a gate passivation layer pattern are formed thereafter. On the resultant structure, a spacer substance layer is formed and then anisotropically etched to form a gate spacer(44) until the surface of the substrate is exposed.

Abstract translation: 目的：半导体器件的晶体管及其制造方法是在栅极线之间的中间区域形成深结区域，并在深结区域和栅极间隔物之间​​形成浅结区域，从而在改善 SCE（短通道效果）。 构成：衬底（34）设有有源区和场区。 在场区形成有沟槽（36），绝缘层用该沟槽填充以形成隔离层（38）。 在有源区依次形成栅极绝缘层，第一/第二栅极导电层和栅极钝化层，并且使用光刻法，由栅极绝缘层图案（42a）构成的栅极线（42），第一/ 此后形成第二栅极导电层图案和栅极钝化层图案。 在所得结构上，形成间隔物质层，然后各向异性蚀刻以形成栅极间隔物（44），直到基板的表面露出。

公开(公告)号：KR1020000075409A

公开(公告)日：2000-12-15

申请号：KR1019990043784

申请日：1999-10-11

Applicant: 삼성전자주식회사

Inventor： 안동호 ,  구자흠 ,  김철성 ,  유재윤 ,  홍석훈 ,  최철준

IPC: H01L21/76

CPC classification number: H01L29/66598 ,  H01L21/28518 ,  H01L21/76232 ,  H01L21/823481 ,  H01L29/41783 ,  H01L29/665 ,  H01L29/66636

Abstract: PURPOSE: A method for manufacturing a T-shaped isolation layer is provided to improve an integration degree of a semiconductor device, by preventing a void from being generated in the isolation layer, and by guaranteeing a sufficient isolation distance in a small space. CONSTITUTION: A predetermined part of a semiconductor substrate is etched to form a narrow width trench region having the first width and depth. The first gap filling dielectric layer filling the narrow width trench region is formed. A wide width trench region having the second width wider than the first width and the second depth deeper than the first depth is formed on the narrow width trench region. A T-shaped isolation layer is formed by forming the second gap filling dielectric layer filling the wide width trench region.

Abstract translation: 目的：提供一种用于制造T形隔离层的方法，以通过防止在隔离层中产生空隙并通过在小空间中保证足够的隔离距离来提高半导体器件的集成度。 构成：蚀刻半导体衬底的预定部分以形成具有第一宽度和深度的窄宽度沟槽区域。 形成填充窄宽度沟槽区域的第一间隙填充介电层。 在窄宽度沟槽区域上形成具有比第一宽度宽的第二宽度和比第一深度更深的第二深度的宽宽度沟槽区域。 通过形成填充宽宽度沟槽区域的第二间隙填充介电层形成T形隔离层。

公开(公告)号：KR1020080041588A

公开(公告)日：2008-05-13

申请号：KR1020070112775

申请日：2007-11-06

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 유재윤 ,  첸,시양동 ,  박대규

IPC: H01L29/78

CPC classification number: H01L21/823814 ,  H01L21/823878 ,  H01L29/0653 ,  H01L29/1083 ,  H01L29/165 ,  H01L29/6656 ,  H01L29/66628 ,  H01L29/66636 ,  H01L29/7833

Abstract: A metal oxide FET(field effect transistor) with improved short channel effect is provided to control short channel effect by forming a buried isolation region between a deep source/drain region and a halo region. A gate(102,202) is formed on a semiconductor substrate(150). Sidewall spacers(105,205) adjoin opposing walls of the gate. The semiconductor substrate is etched to form a trench wherein the sidewall of the trench is aligned with the sidewall spacer. An insulation layer is positioned near the sidewall of the trench. The trench is partially filled with a semiconductor material. The exposed part of the insulation layer is removed. The trench is completely filled with the semiconductor material. Dopants of a first conductivity type are injected into the semiconductor materials in the trench. The insulation layer can include one of a nitride layer or the oxide layer.

Abstract translation: 提供具有改善的短沟道效应的金属氧化物FET（场效应晶体管），以通过在深源极/漏极区域和晕圈区域之间形成掩埋隔离区域来控制短沟道效应。 在半导体衬底（150）上形成栅极（102,202）。 侧壁间隔件（105,205）邻接门的相对壁。 蚀刻半导体衬底以形成沟槽，其中沟槽的侧壁与侧壁间隔物对准。 绝缘层位于沟槽的侧壁附近。 沟槽部分地填充有半导体材料。 去除绝缘层的露出部分。 沟槽完全充满半导体材料。 将第一导电类型的掺杂剂注入到沟槽中的半导体材料中。 绝缘层可以包括氮化物层或氧化物层之一。

公开(公告)号：KR100772890B1

公开(公告)日：2007-11-05

申请号：KR1020060092912

申请日：2006-09-25

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  고영건

IPC: H01L21/336

CPC classification number: H01L21/823468 ,  H01L21/823864 ,  H01L27/088 ,  H01L27/092

Abstract: A semiconductor integrated circuit device and a manufacturing method thereof are provided to maintain a constant operation speed by preventing a thickness of a gate oxide film from being increased. A first transistor region(A) and a second transistor region(B) are defined on a semiconductor substrate(100). A first transistor(200) is formed in the first transistor region and includes a source/drain region(240), a first gate insulation film(210), a first gate, and a first spacer(230). The first gate is formed on the first gate insulation film. The first spacer is formed at a sidewall of the first gate. A second transistor(300) is formed in the second transistor region and includes a source/drain region(340), a second gate insulation film(310), a second gate, and a second spacer(330). The second gate is formed on the second gate insulation film. The second spacer is formed at a sidewall of the second gate. The second spacer is wider than the first spacer.

Abstract translation: 提供半导体集成电路器件及其制造方法，通过防止栅极氧化膜的厚度增加而保持恒定的操作速度。 第一晶体管区域（A）和第二晶体管区域（B）被限定在半导体衬底（100）上。 第一晶体管（200）形成在第一晶体管区域中，并包括源极/漏极区域（240），第一栅极绝缘膜（210），第一栅极和第一间隔物（230）。 第一栅极形成在第一栅绝缘膜上。 第一间隔件形成在第一栅极的侧壁处。 第二晶体管（300）形成在第二晶体管区域中，包括源极/漏极区域（340），第二栅极绝缘膜（310），第二栅极和第二间隔物（330）。 第二栅极形成在第二栅极绝缘膜上。 第二间隔件形成在第二栅极的侧壁处。 第二间隔物比第一间隔物宽。

公开(公告)号：KR100549001B1

公开(公告)日：2006-02-02

申请号：KR1020040007359

申请日：2004-02-04

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  이화성 ,  유재윤 ,  이호 ,  김현석

IPC: H01L21/335

Abstract: 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 실리콘 패턴 및 더미 게이트 패턴을 갖도록 형성한다. 상기 게이트 패턴의 측벽 상에 게이트 스페이서를 형성한다. 상기 게이트 패턴 및 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 더미 게이트 패턴을 선택적으로 제거하여 상기 실리콘 패턴을 노출시킨다. 상기 노출된 실리콘 패턴의 전체를 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역의 표면들에 실리사이드막을 형성한다.
실리사이드막, 더미 게이트 패턴

Abstract translation: 提供了一种制造具有完整硅化物栅极的MOS晶体管的方法。 该方法在半导体衬底的预定区域中形成元件隔离膜以限定有源区。 横跨有源区的顶部形成绝缘栅极图案，其中栅极图案依次形成为具有堆叠的硅图案和伪栅极图案。 栅极间隔物形成在栅极图案的侧壁上。 栅极图案和栅极间隔物用作离子注入掩模以将杂质离子注入到有源区中以形成源极/漏极区。 伪栅极图案被选择性地去除以暴露硅图案。 整个暴露的硅图案被转换成硅化物膜，并且在源/漏区的表面上形成硅化物膜。

公开(公告)号：KR100518561B1

公开(公告)日：2005-10-04

申请号：KR1020030013978

申请日：2003-03-06

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  유재윤 ,  이호 ,  이승환 ,  임벼리

IPC: H01L29/73

CPC classification number: H01L29/66287 ,  H01L29/0804 ,  H01L29/7375 ,  H01L29/7378

Abstract: 단결정 실리콘층에의 저메인(GeH
4 ) 가스 전처리를 포함하는 바이폴라(bi polar) 소자 제조 방법 및 이에 의한 바이폴라 소자를 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 컬렉터(collector) 영역 상에 베이스(base) 영역을 구성하는 단결정 실리콘층을 형성하고, 그 상에 에미터(emitter) 영역을 구성하는 다결정 실리콘층을 형성할 때, 저메인 가스를 사용하는 전처리 단계를 단결정 실리콘층 상에 상기 다결정 실리콘층을 형성하는 단계와 인시튜로 수행한다. 이에 따라, 단결정 실리콘층 상에 원하지 않게 존재할 수 있는 산화층을 용이하게 효과적으로 제거할 수 있고, 단결정 실리콘층 상에 저머늄(Ge)을 포함하는 층이 형성되도록 허용하여 다결정 실리콘층에 실리콘 재배치(Si-rearrangement) 현상이 발생하는 것을 방지할 수 있다.

公开(公告)号：KR1020050079187A

公开(公告)日：2005-08-09

申请号：KR1020040007359

申请日：2004-02-04

Applicant: 삼성전자주식회사

Inventor： 이승환 ,  이화성 ,  유재윤 ,  이호 ,  김현석

IPC: H01L21/335

CPC classification number: H01L29/66545 ,  H01L21/28052 ,  H01L29/665 ,  H01L29/6656

Abstract: 완전한 실리사이드 게이트를 갖는 모스 트랜지스터 제조방법을 제공한다. 이 방법은 반도체기판의 소정영역에 소자분리막을 형성하여 활성영역을 한정한다. 상기 활성영역의 상부를 가로지르는 절연된 게이트 패턴을 형성하되, 상기 게이트 패턴은 차례로 적층된 실리콘 패턴 및 더미 게이트 패턴을 갖도록 형성한다. 상기 게이트 패턴의 측벽 상에 게이트 스페이서를 형성한다. 상기 게이트 패턴 및 게이트 스페이서를 이온주입 마스크로 사용하여 상기 활성영역 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 더미 게이트 패턴을 선택적으로 제거하여 상기 실리콘 패턴을 노출시킨다. 상기 노출된 실리콘 패턴의 전체를 실리사이드막으로 변환시킴과 동시에 상기 소오스/드레인 영역의 표면들에 실리사이드막을 형성한다.