公开(公告)号：KR1020090008004A

公开(公告)日：2009-01-21

申请号：KR1020070071277

申请日：2007-07-16

Applicant: 삼성전자주식회사

Inventor： 신동석 ,  박문한 ,  이주원 ,  유재윤 ,  김태균

IPC: H01L21/762

CPC classification number: H01L21/3105 ,  H01L21/31155 ,  H01L21/76232

Abstract: A semiconductor device having an STI structure and a manufacturing method thereof are provided to form an impurity doped oxide liner having excellent etch resistance in the inside of a trench, thereby effectively preventing a device fault caused by recess of an entrance edge portion of the trench. A trench for element isolation defining an active area(102) is formed in a substrate(100). A side wall liner(130) covering an inner wall of the trench in order to border the active area is formed. An impurity doped oxide liner(140a) is formed on the side wall liner within the trench. A gap-fill insulating film(150) reclaiming the trench is formed on the impurity doped oxide liner. The side wall liner is made of SiON. The impurity doped oxide liner is made of an oxide film in which an N atom is doped. After the impurity doped oxide liner is formed, the impurity doped oxide liner is exposed to an oxide gas atmosphere so as for the impurity doped oxide liner to be minute.

Abstract translation: 提供具有STI结构的半导体器件及其制造方法以形成在沟槽内部具有优异的耐蚀刻性的杂质掺杂氧化物衬垫，从而有效地防止由沟槽的入口边缘部分的凹陷引起的器件故障。 在衬底（100）中形成限定有源区（102）的用于元件隔离的沟槽。 形成覆盖沟槽内壁以与活动区域相邻的侧壁衬套（130）。 杂质掺杂氧化物衬垫（140a）形成在沟槽内的侧壁衬垫上。 在杂质掺杂的氧化物衬垫上形成回收沟槽的间隙填充绝缘膜（150）。 侧壁衬垫由SiON制成。 杂质掺杂氧化物衬垫由掺杂有N原子的氧化物膜制成。 在形成杂质掺杂氧化物衬垫之后，将杂质掺杂的氧化物衬垫暴露于氧化物气体气氛中，以使杂质掺杂的氧化物衬垫微小。

公开(公告)号：KR100605504B1

公开(公告)日：2006-07-28

申请号：KR1020030052897

申请日：2003-07-30

Applicant: 삼성전자주식회사

Inventor： 이호 ,  박문한 ,  이화성 ,  유재윤 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/02532 ,  H01L21/02381 ,  H01L21/02447 ,  H01L21/0245 ,  H01L21/02505 ,  H01L21/0251

Abstract: 저전위밀도를 갖는 에피텍셜층을 포함하는 반도체 소자 및 상기 반도체 소자의 제조방법을 제공한다. 상기 반도체 소자는 기판, 상기 기판 상에 위치하고 상기 기판의 격자상수와 다른 격자상수를 갖는 이종 에피텍셜층(heteroepitaxial layer) 및 상기 이종 에피텍셜층에 삽입된 적어도 하나의 중간 에피텍셜층(intermediate epitaxial layer)을 포함한다. 상기 중간 에피텍셜층은 그에 접하고 있는 이종 에피텍셜층의 격자상수와 다른 격자상수를 갖고, 그 두께는 상기 이종 에피텍셜층보다 얇아 상기 이종 에피텍셜층의 변형(strain)을 흡수할 수 있다. 이와 같이 이종 에피텍셜층에 상기 이종 에피텍셜층보다 얇은 중간 에피텍셜층을 삽입함으로써, 저전위밀도를 가질 뿐 아니라 감소된 두께를 갖는 이종 에피텍셜층을 포함하는 다층 구조체를 얻을 수 있다.
에피텍셜층, 전위, 변형된 채널, SiGe

公开(公告)号：KR1020050075697A

公开(公告)日：2005-07-21

申请号：KR1020050002465

申请日：2005-01-11

Applicant: 삼성전자주식회사

Inventor： 이화성 ,  우에노테추지 ,  유재윤 ,  이호 ,  이승환 ,  김현석 ,  박문한

IPC: H01L21/336

CPC classification number: H01L29/66795 ,  H01L29/7854

Abstract: 다면체로 구성되는 3차원 활성 영역인 반도체 바디와, 반도체 바디 내에 형성되는 다면 채널 영역을 구비하는 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명의 반도체 소자는 기판의 주면(主面)에 수직인 양 측벽과, 기판의 주면에 평행한 상면과, 양 측벽과 상면과의 사이에 각각 연장되어 있는 경사면을 가지는 반도체 바디를 포함한다. 상기 반도체 바디 내에는 양 측벽, 상면 및 경사면에 따라 다면 채널 영역이 형성되어 있다. 다면 채널 영역 위에는 반도체 바디의 양 측벽, 상면 및 경사면에 대향(對向)하는 게이트가 형성되어 있다. 반도체 바디의 경사면은 1 방향의 면 또는 2 방향의 면으로 이루어진다. 반도체 바디를 형성하기 위하여 선택적 에피택셜 성장 방법을 이용한다.

公开(公告)号：KR100482372B1

公开(公告)日：2005-04-14

申请号：KR1020020076230

申请日：2002-12-03

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  임벼리 ,  유재윤

IPC: H01L21/31

CPC classification number: H01L21/28202 ,  H01L21/3144 ,  H01L29/513 ,  H01L29/518

Abstract: 본 발명은 반도체 소자의 게이트 산화막 형성방법에 관한 것으로, 본 발명은 반도체 기판에 형성된 자연산화막 및 상기 자연산화막의 제거로 인해 발생된 산화막을 제거하는 세정공정을 수행하는 제1 단계와; 상기 세정공정이 완료된 반도체 기판의 표면거칠기를 감소시키기 위한 수소보호막을 형성하는 수소 어닐링공정을 수행하는 제2 단계와; 상기 결과물 상에 게이트 산화막을 형성하는 제3 단계와; 상기 반도체 기판 내부로 이온이 침투되는 것을 방지하기 위해 상기 게이트 산화막에 질화처리를 수행하는 제4 단계로 이루어진다.

公开(公告)号：KR100481185B1

公开(公告)日：2005-04-07

申请号：KR1020030046983

申请日：2003-07-10

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  이화성 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/665 ,  H01L21/28097 ,  H01L21/823814 ,  H01L21/823835 ,  H01L29/4975 ,  H01L29/66545

Abstract: 완전 게이트 실리사이드화 공정을 사용하여 모스 트랜지스터(MOSFET)를 제조하는 방법을 제공한다. 이 방법은 반도체기판 상에 절연된 게이트 패턴을 형성하는 것을 구비한다. 상기 절연된 게이트 패턴은 차례로 적층된 실리콘 패턴 및 희생막 패턴을 포함한다. 상기 게이트 패턴의 측벽을 덮는 스페이서를 형성하고, 상기 스페이서 및 상기 게이트 패턴을 이온주입 마스크로 사용하여 상기 반도체기판 내에 불순물 이온들을 주입하여 소오스/드레인 영역들을 형성한다. 상기 소오스/드레인 영역들을 갖는 반도체기판의 상기 희생막 패턴을 제거하여 상기 실리콘 패턴을 노출시킨다. 상기 노출된 실리콘 패턴을 게이트 실리사이드막으로 완전히 변환시킴과 동시에 상기 소오스/드레인 영역의 표면에 소오스/드레인 실리사이드막을 선택적으로 형성한다.

公开(公告)号：KR1020050014318A

公开(公告)日：2005-02-07

申请号：KR1020030052897

申请日：2003-07-30

Applicant: 삼성전자주식회사

Inventor： 이호 ,  박문한 ,  이화성 ,  유재윤 ,  이승환

IPC: H01L21/20

CPC classification number: H01L21/02532 ,  H01L21/02381 ,  H01L21/02447 ,  H01L21/0245 ,  H01L21/02505 ,  H01L21/0251

Abstract: PURPOSE: A multilayered structure including an epitaxial layer with a low dislocation density is provided to embody a low dislocation density and reduce its thickness by inserting an intermediate epitaxial layer into a hetero-epitaxial layer such that the intermediate epitaxial layer is thinner than the hetero-epitaxial layer. CONSTITUTION: A substrate is prepared. A hetero-epitaxial layer(200) is formed on the substrate, having a different lattice constant from that of the substrate. At least one intermediate epitaxial layer(300) is inserted into the hetero-epitaxial layer. The intermediate epitaxial layer has a different lattice constant from that of the hetero-epitaxial layer in contact with the intermediate epitaxial layer. The thickness of the intermediate epitaxial layer is smaller than that of the hetero-epitaxial layer to absorb the strain of the hetero-epitaxial layer.

Abstract translation: 目的：提供包括具有低位错密度的外延层的多层结构以体现低位错密度并通过将中间外延层插入异质外延层中使其厚度减小，使得中间外延层比异质外延层薄， 外延层。 构成：制备底物。 在衬底上形成异质外延层（200），其具有与衬底不同的晶格常数。 将至少一个中间外延层（300）插入到异质外延层中。 中间外延层与与中间外延层接触的异质外延层的晶格常数不同。 中间外延层的厚度小于异质外延层的厚度，以吸收异质外延层的应变。

公开(公告)号：KR100303308B1

公开(公告)日：2001-09-24

申请号：KR1019980004339

申请日：1998-02-13

Applicant: 삼성전자주식회사

Inventor： 유재윤

IPC: G06F17/30

Abstract: PURPOSE: A method for searching a management information base is provided to enhance a performance of a system by introducing a caching method for searching a management information base object in a system, thereby decreasing a time for searching a management information base object. CONSTITUTION: In a method for searching a management information base of a system using an object ID of a management information base form as a managing items of an agent and using an object ID at a communication between a network managing system and an agent, a requesting packet of an agent is searched from the network managing system and a management information base object ID in a packet is obtained. It is checked whether cache table is existed. If a cache table is not existed, the received object is searched and processed in a management information base table, and hit counts of the corresponding object are increased. If a cache table is existed, the received object is searched in the latest cache table, and a process of the corresponding object is performed, and hit counts of the corresponding object are increased. If the received object is not searched in the latest cache table, the received object is searched and processed in the entire table, and hit counts of the corresponding object are increased.

公开(公告)号：KR1020010001734A

公开(公告)日：2001-01-05

申请号：KR1019990021151

申请日：1999-06-08

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  김형섭 ,  구자흠

IPC: H01L21/334

Abstract: PURPOSE: A semiconductor device having a low resistance polysilicon germanium gate is provided to reduce resistance of an alloy layer consisting of silicon and germanium, by forming a gate stack including germanium, by forming an impurity layer, by selectively forming a silicon layer on the gate stack and substrate, and by forming and annealing a metal layer on the entire surface, so that a metal silicide layer is formed on the gate stack and substrate. CONSTITUTION: A semiconductor device having a low resistance polysilicon germanium gate comprises a substrate(40), a trench(42), an isolation layer(44), a gate stack, a gate spacer(52), a metal silicide layer(66) and an impurity layer. The trench is formed in the substrate. The isolation layer fills the trench. The gate stack consists of a germanium-containing silicon layer and a metal silicide layer sequentially formed on the substrate between the trenches. A gate spacer is formed on a side surface of the gate stack under the metal silicide layer. The metal silicide layer is formed on the substrate between the gate spacer and the trench. The impurity layer is formed on the substrate between the gate stack and the trench.

Abstract translation: 目的：提供一种具有低电阻多晶硅锗栅的半导体器件，通过形成杂质层，通过在栅极上选择性地形成硅层，通过形成包括锗的栅堆叠来降低由硅和锗构成的合金层的电阻 堆叠和衬底，并且通过在整个表面上形成和退火金属层，使得在栅极堆叠和衬底上形成金属硅化物层。 构造：具有低电阻多晶硅锗栅极的半导体器件包括衬底（40），沟槽（42），隔离层（44），栅叠层，栅间隔物（52），金属硅化物层（66） 和杂质层。 在衬底中形成沟槽。 隔离层填充沟槽。 栅极叠层由在锗硅衬底上顺序形成的锗含硅层和金属硅化物层组成。 在栅极堆叠的金属硅化物层下方的侧表面上形成栅极间隔物。 金属硅化物层形成在栅极间隔物和沟槽之间的衬底上。 在栅叠层和沟槽之间的衬底上形成杂质层。

公开(公告)号：KR100621546B1

公开(公告)日：2006-09-13

申请号：KR1020030030614

申请日：2003-05-14

Applicant: 삼성전자주식회사

Inventor： 박문한 ,  이화성 ,  유재윤 ,  이호 ,  이승환

IPC: H01L21/336

CPC classification number: H01L29/7834 ,  H01L29/42376 ,  H01L29/66477 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/66628

Abstract: 본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 좀 더 자세하게는 선택적 에피탁시 성장(Selective Epitaxy Growth; SEG)방법을 통하여 엘리베이티드 소스/드레인(elevated Source Drain) 구조를 가지는 모스트랜지스터 및 그 제조방법에 관한 것이다. 본 발명에 의하면, 에피층을 형성한 후 소스/드레인 연장(source/drain extension) 접합영역을 형성함으로써 소스/드레인 접합영역이 열화되는 것을 방지할 수 있고 , 또한 2개의 게이트스페이서와 선택적인 에피탁시 성장(SEG) 방법을 이용한 2개의 엘리베이티드 소스/드레인(elevated source/drain)을 형성함으로써 소스/드레인 연장(source/drain extension) 접합영역이 게이트영역의 하부로 적당히 오버랩되게 하여 단채널효과(short channel effect)를 방지할 수 있으며, 소스/드레인과 게이트의 면저항을 낮게 한다.
모스트랜지스터, 제조방법, 엘리베이티드 소오스/드레인(elevated source drain)

公开(公告)号：KR1020060005859A

公开(公告)日：2006-01-18

申请号：KR1020040054846

申请日：2004-07-14

Applicant: 삼성전자주식회사

Inventor： 유재윤 ,  김진현 ,  추강수

IPC: H01L21/322

Abstract: 반도체 기판에 포함하는 금속불순물을 게터링을 위한 게터링층 형성방법에서먼저, 반도체 기판의 이면에 마스크 패턴을 형성한다. 이어서, 상기 마스크 패턴을 식각마스크막로 이용하여 상기 반도체 기판을 식각하여 트렌치를 형성한다. 이어서, 상기 반도체 기판에 존재하는 금속 불순물을 포집하기 위하여 상기 트렌치 상에 불순물이 도핑된 폴리실리콘을 증착하여 예비 게터링층을 형성하고, 이어서, 상기 예비 게터링층의 10 내지 50%를 산화시켜 산화막을 형성한다. 이어서, 상기 마스크 패턴 및 상기 산화막을 제거하여 게터링층을 완성하여 반도체 장치를 제조한다. 게터링층의 위치가 반도체 기판의 전면에 근접하여 게터링 효율을 향상시킨다.