公开(公告)号：KR1020170032633A

公开(公告)日：2017-03-23

申请号：KR1020150130205

申请日：2015-09-15

Applicant: 삼성전자주식회사

Inventor： 엄다일 ,  김정익 ,  구자흠 ,  김철성 ,  박준기 ,  현상진

IPC: H01L21/768 ,  H01L29/08 ,  H01L21/02

CPC classification number: H01L29/41791 ,  H01L21/28518 ,  H01L21/76843 ,  H01L21/76855 ,  H01L21/76856 ,  H01L21/76897 ,  H01L21/823821 ,  H01L21/845 ,  H01L27/0924 ,  H01L27/1211 ,  H01L29/66545 ,  H01L29/7848 ,  H01L29/785

Abstract: 반도체장치는기판상에형성된소스/드레인층, 소스/드레인층 상에형성된금속실리사이드패턴, 및플러그를구비한다. 플러그는금속실리사이드패턴상에형성되고, 제2 금속패턴, 금속실리사이드패턴상면에접촉하여제2 금속패턴의저면및 측벽을커버하며 3nm 이하의두께를갖는금속질화패턴, 및금속실리사이드패턴상면에접촉하며금속질화패턴의외측벽을커버하는제1 금속패턴을포함한다.

Abstract translation: 该半导体器件包括形成在衬底上的源极/漏极层，形成在源极/漏极层上的金属硅化物图案以及插塞。 插塞形成在金属硅化物图案上并且包括第二金属图案，与金属硅化物图案的上表面接触并且覆盖第二金属图案的底部和侧壁并具有3nm或更小的厚度的金属氮化物图案， 以及覆盖金属氮化物图案的外壁的第一金属图案。

公开(公告)号：KR1020090007523A

公开(公告)日：2009-01-19

申请号：KR1020080015441

申请日：2008-02-20

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머신즈 코오퍼레이션

Inventor： 이경우 ,  구자흠 ,  박완재 ,  장종광 ,  스탄데르트,데오도로스이.

IPC: H01L21/8238 ,  H01L21/28

CPC classification number: H01L21/76816 ,  H01L21/76829 ,  H01L21/823807 ,  H01L21/823871

Abstract: A method for forming a contact of a dual stress liner complementary metal oxide semiconductor device is provided to etch via contact openings through overlap domains and non overlap domains of a DSL structure, thereby removing combination mechanisms such as excessive etching of contact domains. An insulating layer is formed on a DSL(Dual Stress Liner) structure. A partial via hole pattern is formed within the insulating layer to the DSL structure. The partial via hole pattern comprises a partial via hole extended to first or second stress liners(140,160) in a non overlap domain of the DSL structure, and a partial via hole extended to the second stress liner in the overlap domain(105) of the DSL structure. In the overlap domain of the DSL structure, a part of the second stress liner layer exposed through partial via holes is selectively etched. The via hole of the overlap domains are extended to the first stress liner. Parts of the first and second stress liner layers exposed through partial via holes at the overlap and non-overlap domains of the DSL structure are simultaneously etched. Via contact holes(301',302',303',304') extended to the via contact domains are formed.

Abstract translation: 提供了形成双重应力衬垫互补金属氧化物半导体器件的接触的方法，以通过接触开口蚀刻通过DSL结构的重叠域和非重叠域，从而去除组合机制，例如接触域的过度蚀刻。 在DSL（双重应力衬垫）结构上形成绝缘层。 在DSL结构的绝缘层内形成部分通孔图案。 部分通孔图案包括延伸到DSL结构的非重叠区域中的第一或第二应力衬垫（140,160）的部分通孔，以及延伸到所述DSL结构的重叠域（105）中的第二应力衬垫的部分通孔 DSL结构。 在DSL结构的重叠区域中，通过部分通孔暴露的第二应力衬垫层的一部分被选择性地蚀刻。 重叠区域的通孔延伸到第一应力衬垫。 同时蚀刻在DSL结构的重叠和非重叠域处通过部分通孔暴露的第一和第二应力衬垫层的部分。 通过延伸到通孔接触区域的接触孔（301'，302'，303'，304'）形成。

公开(公告)号：KR100827438B1

公开(公告)日：2008-05-06

申请号：KR1020060128876

申请日：2006-12-15

Applicant: 삼성전자주식회사

Inventor： 이경우 ,  구자흠 ,  최승만

IPC: H01L21/336

CPC classification number: H01L21/823807 ,  H01L29/7843

Abstract: A CMOS integrated circuit and a manufacturing method thereof are provided to increase carrier mobility in a channel region of an NMOS transistor by applying a large stress on the channel region. A semiconductor device manufacturing apparatus includes a process chamber(210) and a chuck(230). The process chamber is to form a tensile stress film, which applies a tensile stress of 2 to 4 GPa on a channel region of an NMOS transistor arranged on a semiconductor substrate. The chuck is arranged in the process chamber and concavely fixes a concave upper surface of the semiconductor substrate. An upper surface of the chuck has a concave shape. The chuck includes a protrusion, which supports an edge portion of the semiconductor substrate. The semiconductor substrate is fixed by electrostatic force or vacuum condition.

Abstract translation: 提供了一种CMOS集成电路及其制造方法，以通过在沟道区域上施加大的应力来增加NMOS晶体管的沟道区域中的载流子迁移率。 半导体器件制造装置包括处理室（210）和卡盘（230）。 处理室形成拉伸应力膜，其在布置在半导体衬底上的NMOS晶体管的沟道区域上施加2至4GPa的拉伸应力。 卡盘布置在处理室中，凹入地固定半导体衬底的凹面上表面。 卡盘的上表面具有凹形。 卡盘包括支撑半导体基板的边缘部分的突起。 半导体衬底通过静电力或真空条件固定。

公开(公告)号：KR100755664B1

公开(公告)日：2007-09-05

申请号：KR1020060033247

申请日：2006-04-12

Applicant: 삼성전자주식회사

Inventor： 박기철 ,  구자흠 ,  최승만

IPC: H01L21/3205 ,  H01L21/28

CPC classification number: H01L21/76877 ,  H01L23/485 ,  H01L23/53238 ,  H01L23/53295 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 비아홀 및 라인 트렌치를 채우는데 서로 다른 도전성 물질을 사용하여 듀얼 다마신 배선을 형성하는 방법이 제공된다. 예를 들면, 배선 구조를 형성하는 방법은 반도체 기판 상에 유전막을 형성하고, 유전막을 식각하여 비아홀 및 트렌치를 포함하는 듀얼 다마신 리세스 구조를 형성하는 것을 포함한다. 그런 다음, 제1 도전성 물질막을 컨포멀하게 형성하여 제1 도전성 물질로 비아홀을 채우고, 제1 도전성 물질막을 식각하여 트렌치 및 트렌치 하부의 비아홀 상부 영역으로부터 제1 도전성 물질막을 제거한다. 그런 다음, 제2 도전성 물질막을 형성하여 트렌치 및 비아홀을 제2 도전성 물질로 채운다.
듀얼 다마신 배선, 이종금속

公开(公告)号：KR100665190B1

公开(公告)日：2007-01-09

申请号：KR1020050117185

申请日：2005-12-02

Applicant: 삼성전자주식회사

Inventor： 고영건 ,  구자흠

IPC: H01L21/66 ,  H01L21/027

CPC classification number: H01L22/12

Abstract: 게이트 미스얼라인 측정 구조가 제공된다. 게이트 미스얼라인 측정 구조는 액티브 영역과 소자 분리 영역을 포함하는 반도체 기판, 액티브 영역의 일측 상에 일 방향으로 연장되어 형성되고, 게이트 폭은 동일하고 액티브 영역과 오버랩되는 게이트 길이는 서로 다른 다수의 게이트들을 포함하는 제1 게이트 그룹, 및 제1 게이트 그룹의 각 게이트와 각각 대응되어 액티브 영역의 타측 상에 일 방향으로 연장되어 형성되고, 게이트 폭은 동일하고 액티브 영역과 오버랩되는 게이트 길이는 서로 다른 다수의 게이트들을 포함하는 제2 게이트 그룹을 포함하되, 제1 및 제2 게이트 그룹의 서로 대응되는 게이트들은 정상 정렬시 액티브 영역과 오버랩되는 게이트 길이가 실질적으로 동일하다.
게이트 미스얼라인 측정 구조, 게이트 누설 전류

公开(公告)号：KR1020060093017A

公开(公告)日：2006-08-23

申请号：KR1020060004111

申请日：2006-01-13

Applicant: 삼성전자주식회사 ,  인터내셔널 비즈니스 머쉰즈 코오포레이션 ,  인피니언 테크놀로지스 아게 ,  글로벌파운드리즈 싱가포르 피티이 엘티디

Inventor： 선민철 ,  구자흠 ,  그리니브라이언제이 ,  엘러먼프레드 ,  탄위렝 ,  루오쯔지옹 ,  팡선페이

IPC: H01L21/66

CPC classification number: H01L22/34

Abstract: 반도체 소자의 테스트 구조가 제공된다. 반도체 소자의 테스트 구조는 반도체 기판, 반도체 기판 내에 정의된 제1 및 제2 액티브 영역 상에 형성된 게이트 전극과, 게이트 전극의 양 측벽에 정렬되어 제1 및 제2 액티브 영역 내에 형성되고 실리사이드화된 제1 및 제2 정션 영역을 포함하는 트랜지스터, 실리사이드화된 제1 및 제2 정션 영역에 각각 각각 전기적인 신호의 인가 및 검출이 가능하며 게이트 전극과 동일 레벨 또는 반도체 기판과 동일 레벨의 제1 및 제2 패드를 포함한다.
테스트 구조, 측면 잠식 현상, 패드

公开(公告)号：KR1020060006537A

公开(公告)日：2006-01-19

申请号：KR1020040055616

申请日：2004-07-16

Applicant: 삼성전자주식회사

Inventor： 김민주 ,  구자흠 ,  한성기 ,  선민철 ,  노관종

IPC: H01L21/336 ,  H01L21/24

Abstract: 게이트 전체에 금속 실리사이드가 형성되도록 하는 반도체 소자 제조 방법이 제공된다. 반도체 소자 제조 방법은 (a) 반도체 기판 내에 형성된 소오스/드레인 영역을 차폐하고 게이트 전극의 상면을 노출시키는 단계와, (b) 노출된 게이트 전극 상면에 Ni 또는 Ni 합금을 도포하고, 게이트 전극을 300℃ 내지 500℃에서 가열하여 게이트 전극을 1차 상변화시키는 단계 및 (c) 게이트 전극의 1차 상변화가 완료된 기판을 (b) 단계의 온도보다 높은 온도에서 가열하여 게이트 전극을 2차 상변화시켜 완전 실리사이드화된 게이트 전극을 형성하는 단계를 포함한다.
실리사이드, 금속 게이트, 니켈

公开(公告)号：KR1020050117138A

公开(公告)日：2005-12-14

申请号：KR1020040042354

申请日：2004-06-09

Applicant: 삼성전자주식회사

Inventor： 노관종 ,  선민철 ,  구자흠 ,  정석우 ,  김민주 ,  한성기

IPC: H01L21/24

CPC classification number: H01L21/28052 ,  H01L21/28518 ,  H01L29/4933 ,  H01L29/665 ,  H01L29/66545

Abstract: 이중금속층을 이용한 샐리사이드 공정 및 이를 사용하여 반도체 소자를 제조하는 방법이 제공된다. 상기 샐리사이드 공정은 실리콘을 함유하는 반도체기판 상에 주금속막(main metal layer)을 형성하는 것을 포함한다. 상기 주금속막 상에 적어도 한 종류의 합금원소(at least one species of alloy element)를 함유하는 주금속 합금막(main metal alloy layer)을 형성한다. 상기 주금속막 및 주금속 합금막을 갖는 반도체기판을 열처리하여 주금속 합금 실리사이드막을 형성한다. 바람직한 실시예에 의하면, 상기 주금속막은 니켈막이고, 상기 주금속 합금막은 니켈 탄탈륨 합금막으로 형성할 수 있다. 이 경우에, 개선된 열적 안정성 및 전기적 특성을 갖는 니켈 탄탈륨 실리사이드막을 형성할 수 있다.

公开(公告)号：KR100510472B1

公开(公告)日：2005-10-25

申请号：KR1019980025904

申请日：1998-06-30

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  배대록 ,  김철성 ,  구자흠

IPC: H01L21/28

Abstract: 본 발명은, 3원계 이상의 합금으로 이루어지는 고내열성 실리사이드막을 확산소스로 이용한 반도체 소자에서의 얕은 접합 형성방법을 개시한다. 본 발명은 반도체 기판상에 접합을 형성하고자 하는 영역에 2이상의 금속과 실리콘으로 이루어지는 고내열성 실리사이드막을 형성하는 단계와, 고내열성 실리사이드막 내에 도펀트를 이온주입하는 단계와, 이온주입된 도펀트를 고내열성 실리사이드막 아래로 열확산시킴으로써 고내열성 실리사이드막 아래에 얕은 접합을 형성하는 단계를 구비한다. 본 발명에 의하여 열안정성이 우수하고 낮은 접합 누설전류를 갖는 얕은 접합을 형성할 수 있다.

公开(公告)号：KR100500451B1

公开(公告)日：2005-07-12

申请号：KR1020030038889

申请日：2003-06-16

Applicant: 삼성전자주식회사

Inventor： 선민철 ,  구자흠 ,  정석우 ,  윤선필 ,  김민주 ,  노관종

IPC: H01L21/335

CPC classification number: H01L29/7843 ,  H01L21/324 ,  H01L21/823807 ,  H01L29/665 ,  H01L29/6659 ,  H01L29/7833

Abstract: 인장된 채널을 갖는 모스 트랜지스터를 구비하는 반도체소자의 제조 방법을 제공한다. 이 방법은 반도체기판의 소정영역에 모스 트랜지스터를 형성하는 것을 구비한다. 상기 모스 트랜지스터는 상기 반도체기판에 형성되고 서로 이격된(spaced apart) 소오스 영역 및 드레인 영역과 아울러서 상기 소오스 영역 및 상기 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극을 갖는다. 상기 모스 트랜지스터를 갖는 반도체기판의 전면 상에 스트레스막을 형성한다. 상기 스트레스막을 열처리하여 상기 스트레스막의 물리적인 스트레스를 인장 스트레스(tensile stress)로 변환시키거나(convert) 상기 스트레스막의 인장 스트레스를 증가시킨다.