公开(公告)号：KR100476928B1

公开(公告)日：2005-03-16

申请号：KR1020020048041

申请日：2002-08-14

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

CPC classification number: G11C16/08 ,  G11C16/0425

Abstract: 독출 동작시의 비트라인 커플링과 제조 공정상의 로딩 효과에 대해 안정적인 소스 라인을 갖는 플레쉬 메모리 어레이가 개시된다. 본 발명의 플레쉬 메모리 어레이는 행들 및 열들로 배열되고 콘트롤 게이트, 소스, 그리고 드레인을 갖는 복수개의 플레쉬 메모리 셀들과, 플레쉬 메모리 셀들의 콘트롤 게이트에 연결되는 복수개의 홀수번 워드라인들과, 플레쉬 메모리 셀들의 콘트롤 게이트에 연결되는 복수개의 짝수번 워드라인들과, 플레쉬 메모리 셀들의 드레인들에 연결되는 복수개의 비트라인들과, 홀수번 워드라인과 짝수번 워드라인에 각각 연결된 플레쉬 메모리 셀들의 소스들에 연결된 소스 라인과 디스차아지 라인 사이에 홀수번 워드라인과 짝수번 워드라인에 각각 게이팅되는 플레쉬 메모리 셀과 동일 구조의 선택 트랜지스터들을 포함한다. 플레쉬 메모리 셀과 선택 트랜지스터는 스플릿 게이트 구조의 플레쉬 메모리 셀이다. 따라서, 본 발명의 메모리 셀 어레이 블락에 의하면, 독출 동작시 셀 전류로 인한 소스 라인상의 전압 상승 문제를 해결하기 위한 소스 라인의 디스차아지 경로가 메모리 셀과 동일한 구조를 가지기 때문에 메모리 셀 어레이 내 다른 패턴으로 야기되는 로딩 효과 문제는 발생하지 않고, 소스 라인을 디스차아지시키는 선택 트랜지스터들과 소스 라인 디스차아지 라인이 비트라인 사이에 배열되기 때문에 독출 동작시 비트라인 상의 전압 상승으로 인해 소스 라인이 커플링되는 문제점 또한 발생하지 않는다.

公开(公告)号：KR100449268B1

公开(公告)日：2004-12-17

申请号：KR1019970036641

申请日：1997-07-31

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

Abstract: PURPOSE: A nonvolatile semiconductor memory device comprising sectors of electrically erasable programmable cells is provided to reduce test time and to increase test efficiency during a test operation mode according to a sector program or a test pattern. CONSTITUTION: According to the nonvolatile semiconductor memory device including a plurality of array blocks each comprising word lines and bit lines and electrically erasable programmable EEPROM cells, a unit selects one of the array blocks by receiving an address signal and selects all cells of the selected array block. A pattern data generating circuit(180) generates pattern data bits corresponding to each selected cell in response to a test pattern selection signal synchronized to a write enable signal during a test mode. And a unit drives the bit lines corresponding to each selected memory cell with the corresponding pattern data bits.

公开(公告)号：KR1020040015897A

公开(公告)日：2004-02-21

申请号：KR1020020048041

申请日：2002-08-14

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

CPC classification number: G11C16/08 ,  G11C16/0425

Abstract: PURPOSE: A flash memory array having a stable source line as to a bit line coupling and loading effect is provided to solve a voltage increase problem of a source line during a read operation. CONSTITUTION: A plurality of flash memory cells are arranged in rows and columns and have a control gate and a source and a drain. A plurality of odd-numbered word lines are connected to the control gate of the flash memory cells. A plurality of even-numbered word lines are connected to the control gate of the flash memory cells. A plurality of bit lines are connected to the drains of the flash memory cells. And a selection transistor(QS) of the same structure as the flash memory cell are gated to the odd-numbered word line and the even-numbered word line respectively, between a discharge line(SDL) and a source line(SL) connected to the sources of the flash memory cell connected to the odd-numbered word line and the even-numbered word line respectively.

Abstract translation: 目的：提供一种具有位线耦合和负载效应的稳定源极线的闪存阵列，以解决在读取操作期间源极线的电压增加问题。 构成：多个闪存单元被排列成行和列并且具有控制栅极和源极和漏极。 多个奇数字线连接到闪存单元的控制栅极。 多个偶数字线连接到闪存单元的控制栅极。 多个位线连接到闪存单元的漏极。 并且与闪存单元相同结构的选择晶体管（QS）分别在连接到闪存单元的放电线（SDL）和源极线（SL）之间分别选择为奇数字线和偶数字线 分别连接到奇数字线和偶数字线的闪存单元的源极。

公开(公告)号：KR100294452B1

公开(公告)日：2001-09-17

申请号：KR1019970051632

申请日：1997-10-08

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  정휘택

IPC: G11C5/14

Abstract: PURPOSE: A semiconductor memory device having a level shift circuit is provided to transfer a voltage to word lines or bit lines to be appropriate for their operation mode regardless of being higher or lower than VCC voltage. CONSTITUTION: A level shift circuit comprised in a row decoder or a column decoder includes a comparison circuit(100), a control signal generation circuit(200) and a transfer circuit(300). The comparison circuit includes the first voltage divider circuit(120) to divide a power supply voltage(VCC), the second voltage divider circuit(140) to divide a transfer voltage(Vls), a differential amplifier(160) and an inverter(I3). And the control signal generation circuit comprises the first switch circuit(220) generating a control signal(shut_off) of a transfer voltage level and the second switch circuit(240) generating a control signal(shut_off) of a power supply voltage level in response to a comparison signal(comp) from the comparison circuit.

公开(公告)号：KR1019990075686A

公开(公告)日：1999-10-15

申请号：KR1019980010031

申请日：1998-03-23

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/06

Abstract: 여기에 개시된 불 휘발성 반도체 메모리 장치는 비트 라인 디스챠지 제어 회로를 포함한다. 비트 라인 디스챠지 제어 회로는 독출 및 검증 모드 동안에, 비선택된 비트 라인들을 모두 디스챠지시킨다. 그리고 독출 및 검증 모드 동안에 선택될 비트 라인들은 센싱 구간 이전에 미리 접지 레벨로 디스챠지되며, 선택된 상기 비트 라인들을 센싱 후 모두 디스챠지된다. 이로써, 독출 동작이 반복적으로 수행될 때 독출 오류를 미리 막을 수 있다.

公开(公告)号：KR100206183B1

公开(公告)日：1999-07-01

申请号：KR1019960044947

申请日：1996-10-09

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  서강덕

IPC: G11C5/14

Abstract: 본 발명은 바디 효과에 따른 문턱 전압의 상승을 방지함으로서 저 전원 전압에서도 고전압을 발생할 수 있는 반도체 메모리 장치의 고전압 발생 회로에 관한 것이다. 이러한 회로에 의하면, 교대로 형성된 복수개의 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터들 각각의 게이트-소오스가 상호 연결된 접속점에 챠지된 전압을 전압이 순차적으로 범프되는 방향으로 인접한 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 벌크에 인가되도록 하였다. 펌핑 동작이 진행됨에 따라 각 제 1 및 제 2 챠지 펌프용 MOS 트랜지스터 각각의 게이트-소오스가 상호 연결된 접속점에 대응되는 벌크의 전압이 상기 각 접속점에 해당되는 전압으로 가변된다. 이로서, 상기 각 MOS 트랜지스터 각각의 소오스와 벌크 사이에 생긴 전압차에 의한 문턱 전압의 상승을 방지할 수 있다. 또한, 각각의 소오스와 벌크간의 전압차를 줄임으로서 상기 각 MOS 트랜지스터의 문턱 전압값은 작아지게 되며, 이로서 저 전원 전압에서도 고전압을 발생시킬 수 있게 된다.

公开(公告)号：KR100205244B1

公开(公告)日：1999-07-01

申请号：KR1019960044943

申请日：1996-10-09

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근

IPC: G11C16/00

Abstract: 본 발명은 플래쉬 메모리 장치에 관한 것으로서, 구체적으로는 메모리 셀 어레이내의 워드라인을 선택하고 이를 구동시키는 플래쉬 메모리 장치의 로우 디코더에 관한 것이다. 메모리 셀 어레이내의 워드라인을 선택하고 이를 독출, 프로그램, 소거 그리고 마진 모드 테스트시 필요한 전압으로 상기 워드라인을 구동시키기 위한 불휘발성 반도체 메모리 장치의 로우 디코더에 있어서, 외부로부터 인가되는 외부 어드레스들을 입력받아, 이에 응답하여 조합 신호를 출력하는 입력부와; 상기 입력부로부터 출력된 조합 신호와 외부로부터 인가되는 차단전압과 외부전압들을 입력받아 독출 동작, 프로그램 동작, 그리고 마진 모드 동작시 전원전압 레벨의 상기 차단전압과 접지전압 레벨의 상기 외부전압과 각 동작 모드시 상기 워드라인에 필요한 소정 전압레벨의 상기 외부전압에 응답하여 상기 외부전압을 출력하고, 소거 동작시 접지전압 레벨의 상기 외부전압 및 차단전압과 소거전압레벨의 상기 외부전압에 응답하여 접지전압을 출력하는 고전압 레벨 전달부와; 상기 고전압 레벨 전달부로부터 출력된 신호와 상기 외부전압들을 입력받아, 이에 응답하여 각 동작 모드시 상기 고전압 레벨 전달부의 출력신호가 하이레벨일 때 각 동작 모드시 인가되는 상기 외부전압을 출력하고 로우 레벨일 때 각 동작 모드시 인가되는 상기 외부전압을 출력하는 반전부와; 상기 고전압 레벨 전달부와 상기 반전부로부터 출력된 각 신호와 상기 외부전압들 및 워드라인 선택신호를 입력받아 독출 동작시 전원전압 레벨의 차단전압과 접지전압 레벨의 상기 외부전압과 부스팅 전압레벨의 외부전압 및 워드라인 선택신호에 응답하여 상기 부스팅 전압을 출력하고, 프로그램 동작시 전원전압 레벨의 상기 차단전압과 접지전압 레벨의 상기 외부전압과 프로그램 전압레벨의 상기 외부전압 및 워드라인 선택신호에 응답하여 상기 프로그램 전압을 출력하며, 소거 동작시 접지접압 레벨의 상기 외부전압, 워드라인 선택신호, 그리고 차단전압과 소거전압레벨의 상기 외부전압에 응답하여 소거전압을 출력하되, 마진 모드 테스트 동작시 전원전압 레벨의 상기 차단전압과 접지전압 레벨의 상기 외부전압과 부스팅 전압레벨의 상기 � ��부전압과 테스트시 필요로하는 소정 전압레벨의 워드라인 선택신호에 응답하여 상기 테스트시 소정 전압레벨을 출력하는 복수개의 워드라인 선택 및 구동부들을 포함한다.

公开(公告)号：KR1019990042155A

公开(公告)日：1999-06-15

申请号：KR1019970062877

申请日：1997-11-25

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: H01L27/10

Abstract: 본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 프로그램 동작시 감지 증폭기 내의 트랜지스터들의 열화 현상을 막기 위한 불 휘발성 반도체 메모리 장치에 관한 것으로서, 전기적으로 프로그램 및 소거 동작이 가능한 불 휘발성 반도체 메모리 장치에 있어서, 복수 개의 셀들을 구비하는 메모리 셀 어레이와; 외부로부터 인가되는 감지 인에이블 신호에 응답하여 데이터 라인으로 전달되는 전압을 감지하기 위한 감지 증폭 회로와; 외부로부터 전원전압을 인가 받아 고전압을 발생하는 고전압 발생 회로와; 프로그램 동작시 상기 고전압을 데이터 라인으로 전달하고, 상기 메모리 셀들로 데이터를 기입하기 위한 기입 구동 회로와; 상기 감지 증폭 회로를 통해 감지된 데이터를 출력하는 데이터 출력 버퍼와; 외부로부터 데이터를 입력받아 이를 상기 기입 구동 회로 전달하는 것을 특징으로 하는 데이터 입력 버퍼를 포함하되, 상기 감지 증폭기는 프로그램 동작시 고전압이 인가되는 데이터 라인에 대응되는 트랜지스터들의 게이트와 소오스간의 전압 차를 줄이기 위한 열화 방지 회로를 포함한다.

公开(公告)号：KR1019990031073A

公开(公告)日：1999-05-06

申请号：KR1019970051632

申请日：1997-10-08

Applicant: 삼성전자주식회사

Inventor： 박종민 ,  정휘택

IPC: G11C5/14

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 레벨 쉬프트 회로를 갖는 레벨 쉬프트 회로에 관한 것으로서, 워드 라인을 선택하기 위한 로우 디코더와 비트 라인을 선택하기 위한 칼럼 디코더를 포함하는 반도체 메모리 장치에 있어서, 상기 로우 디코더 또는 칼럼 디코더는 외부로부터 인가된 제 1 전압과 제 2 전압을 비교하기 위한 비교 회로와; 상기 제 1 전압과 제 2 전압을 인가받고, 상기 전압들을 비교하여 발생되는 비교 신호를 받아들여 워드 라인 내지 비트 라인으로의 상기 제 2 전압 전달을 제어하기 위한 제어 신호를 발생하는 제어 신호 발생 회로와; 상기 제어 신호에 응답하여 선택된 워드 라인 내지 비트 라인으로 상기 제 2 전압을 전달하기 위한 전달 회로를 포함하며; 상기 제어 신호발생 회로는 상기 제 2 전압을 인가받고, 상기 비교 신호에 응답하여 온오프되고 전원 전압보다 낮은 제 2 전압레벨의 제어 신호를 발생하는 제 1 스위치 회로와; 상기 제 1 전압을 인가받고, 상기 비교신호에 응답하여 온오프되고 전원전압레벨의 제어 신호를 발생하는 제 2 스위치 회로를 포함하는 것을 특징으로 한다. 이와 같은 회로에 의해서, 선택된 모든 워드 라인과 비트 라인에 외부로부터 인가된 전압을 전달할 수 있다.

公开(公告)号：KR100170701B1

公开(公告)日：1999-03-30

申请号：KR1019950040856

申请日：1995-11-11

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리장치의 불량구제회로에 관한 것으로서, 더 상세하게는 반도체 메모리장치, 예를 들어 마스크 롬에서 데이타 출력 패드가 많은 경우에도 퓨즈의 수를 증가시키지 않고 한정된 레이아웃 면적으로 수율을 향상시킬 수 있도록 형성된 반도체 메모리장치의 불량구제회로에 관한 것이다. 이를 위한 본 발명은, 소정의 복수개의 입출력 블록, 및 상기 각 입출력 블록에서 발생하는 오류 데이타를 보정하기 위해 오류 데이타의 어드레스를 기억하는 리던던시 어드레스 저장블록과 상기 오류 데이타를 기억하는 리던던시 데이타 저장블록을 구비하여 된 데이타 보정부를 포함한 반도체 메모리장치의 불량구제회로에 있어서, 상기 리던던시 데이타 저장블록의 출력인 리던던시 데이타가 공통으로 입력되며, 상기 각각의 입출력 블록에 마련된 감지증폭수단의 출력 경로를 통과 또는 차단시키는 스위칭수단의 게이트를 제어하는 소정의 신호를 발생하는 리던던시 데이타 선택 블록이 포함되어 있는 점에 그 특징이 있다.