公开(公告)号：KR100466984B1

公开(公告)日：2005-01-24

申请号：KR1020020026906

申请日：2002-05-15

Applicant: 삼성전자주식회사

Inventor： 손권일 ,  조욱래 ,  김수철

IPC: G11C29/00

CPC classification number: H01L22/32 ,  H01L22/34 ,  H01L2224/05554 ,  H01L2224/48091 ,  H01L2224/48465 ,  H01L2924/01327 ,  H01L2924/19041 ,  H01L2924/00014 ,  H01L2924/00

Abstract: The chip has pads (20,21) connected to an internal circuit (19) comprising interconnected semiconductor devices to provide integrated circuit functionality. A test element group (TEG) circuit (23) measures electrical characteristics of the semiconductor devices and is connected to a TEG pad (22). A lead frame is electrically connected to the pads but not to the TEG pads. An independent claim is also included for a method of testing an integrated circuit chip.

Abstract translation: 该芯片具有连接到包括互连半导体器件的内部电路（19）的焊盘（20,21）以提供集成电路功能。 测试元件组（TEG）电路（23）测量半导体器件的电特性，并连接到TEG焊盘（22）。 引线框架电连接到焊盘但不连接到TEG焊盘。 对于测试集成电路芯片的方法也包括独立权利要求。

公开(公告)号：KR1020040080786A

公开(公告)日：2004-09-20

申请号：KR1020030015763

申请日：2003-03-13

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래 ,  윤용진

IPC: G11C11/407

CPC classification number: H03K5/135

Abstract: PURPOSE: A synchronous mirror delay circuit and a semiconductor integrated circuit device including the same are provided to generate an internal clock signal at low frequency range out of synchronization range. CONSTITUTION: Clock buffer circuits(110,120) generate a reference clock signal in response to an external clock signal. A delay monitor circuit delays the reference clock signal. A forward delay array(150) generates delay clock signals by delaying an output clock signal of the delay monitor circuit in a forward direction. A mirror control circuit(170) receives the delay clock signals and the reference clock signal, and detects one of the delay clock signals synchronized to the reference clock signal. A backward delay array(180) outputs a synchronous clock signal by delaying the delay clock signal detected by the mirror control circuit in a backward direction. A delay circuit(160) delays an asynchronous clock signal being output via the forward delay array. And a clock driver circuit outputs the delayed asynchronous clock signal as the internal clock signal, when the reference clock signal does not synchronize to one of the delay clock signals.

Abstract translation: 目的：提供同步镜延迟电路和包括该同步镜延迟电路的半导体集成电路器件，以在低频范围内产生不同步范围的内部时钟信号。 构成：响应外部时钟信号，时钟缓冲电路（110,120）产生参考时钟信号。 延迟监视电路延迟参考时钟信号。 前向延迟阵列（150）通过延迟延迟监视电路的输出时钟信号在向前方向上产生延迟时钟信号。 反射镜控制电路（170）接收延迟时钟信号和参考时钟信号，并且检测与参考时钟信号同步的延迟时钟信号之一。 后向延迟阵列（180）通过在反向方向上延迟由反射镜控制电路检测的延迟时钟信号来输出同步时钟信号。 延迟电路（160）延迟通过前向延迟阵列输出的异步时钟信号。 并且当参考时钟信号不与其中一个延迟时钟信号同步时，时钟驱动器电路输出延迟的异步时钟信号作为内部时钟信号。

公开(公告)号：KR100431330B1

公开(公告)日：2004-05-12

申请号：KR1020020020331

申请日：2002-04-15

Applicant: 삼성전자주식회사

Inventor： 윤용진 ,  조욱래 ,  박정우 ,  이광진 ,  김남석

IPC: H03L7/00

CPC classification number: G06F1/10 ,  H03K5/135

Abstract: A circuit includes a clock buffer to generate an initial reference clock signal responsive to an external clock signal, a DMC to receive the initial reference clock signal, and an array of forward units to receive a signal from the DMC. The circuit also includes an array of back units that produces a back signal. The back signal is input in a clock driver to produce an internal clock signal. A delay element produces a delayed reference signal responsive to the initial reference clock signal. A plurality of MCCs receive an output of one of the forward units and the delayed reference clock signal. When one of the outputs of the forward units is synchronized with the delayed reference clock signal, one of the back units is thereby activated, which initiates generation of the back signal.

Abstract translation: 电路包括时钟缓冲器以响应于外部时钟信号产生初始参考时钟信号，接收初始参考时钟信号的DMC和接收来自DMC的信号的前向单元阵列。 该电路还包括产生后向信号的后端单元阵列。 反向信号被输入到时钟驱动器中以产生内部时钟信号。 响应于初始参考时钟信号，延迟元件产生延迟参考信号。 多个MCC接收一个前向单元的输出和延迟的参考时钟信号。 当前向单元的输出之一与延迟的参考时钟信号同步时，后面的单元中的一个因此被激活，这启动产生反向信号。

公开(公告)号：KR1020030000767A

公开(公告)日：2003-01-06

申请号：KR1020010036885

申请日：2001-06-27

Applicant: 삼성전자주식회사

Inventor： 이병권 ,  조욱래

IPC: G06F11/30

Abstract: PURPOSE: A method and a circuit for monitoring an output clock signal are provided to accurately check the jitter characteristic of the output signal of a DLL(Delay Lock Loop) circuit adopted to a semiconductor memory device and to directly monitor the output signal of the DLL circuit by using a test circuit. CONSTITUTION: A monitor(80) is connected to the test circuit(31). An output line(L2) of the DLL circuit(20) is connected with a data output clock driver(50) and the input of the test circuit(31). To accurately check the jitter characteristic of the output clock of the DLL circuit(20), the output clock generated from the DLL circuit(20) is directly applied to the test circuit(31). The jitter degree of the output clock is monitored through the monitor(80) connected to the test circuit(31). By adding a path toward the inside and a path toward the test circuit(31), the jitter characteristic is checked accurately.

Abstract translation: 目的：提供一种用于监控输出时钟信号的方法和电路，以准确检查半导体存储器件采用的DLL（延迟锁定环）电路的输出信号的抖动特性，并直接监视DLL的输出信号 电路通过使用测试电路。 构成：监视器（80）连接到测试电路（31）。 DLL电路（20）的输出线（L2）与数据输出时钟驱动器（50）和测试电路（31）的输入端相连。 为了精确地检查DLL电路（20）的输出时钟的抖动特性，从DLL电路（20）生成的输出时钟直接施加到测试电路（31）。 通过连接到测试电路（31）的监视器（80）监视输出时钟的抖动程度。 通过向内部添加路径和朝向测试电路（31）的路径，精确地检查抖动特性。

公开(公告)号：KR1020020065021A

公开(公告)日：2002-08-13

申请号：KR1020010005340

申请日：2001-02-05

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: H03H11/40

CPC classification number: H04L25/0298

Abstract: PURPOSE: An apparatus for updating an impedance of a termination circuit and a method thereof are provided, which minimizes a system noise which is generated during the impedance updating of the termination circuit. CONSTITUTION: According to the apparatus for updating an impedance of a termination circuit(30), the apparatus comprises the termination circuit comprising an up terminator(31) and a down terminator(33), and an update individual control part controlling the impedance update of the up terminator or the down terminator individually by judging a level of an external input signal. The update individual control part latches an impedance code of a programmable impedance controller and then performs an up update or a down update continuously according to the level of the external input signal.

Abstract translation: 目的：提供一种用于更新终端电路的阻抗的装置及其方法，其使在终端电路的阻抗更新期间产生的系统噪声最小化。 构成：根据用于更新终端电路（30）的阻抗的装置，该装置包括终端电路，其包括上行终端（31）和下行终端（33），以及更新单独控制部分， 通过判断外部输入信号的电平来分别提升终止符或下降终止符。 更新单独控制部分锁存可编程阻抗控制器的阻抗代码，然后根据外部输入信号的电平连续执行上升更新或下降更新。

公开(公告)号：KR1020020041121A

公开(公告)日：2002-06-01

申请号：KR1020000070879

申请日：2000-11-27

Applicant: 삼성전자주식회사

Inventor： 김남석 ,  조욱래

IPC: G11C11/00

CPC classification number: H03H21/0001 ,  H03H11/405

Abstract: PURPOSE: A programmable impedance control circuit is provided to produce necessary impedance for external impedance within a chip, and uses a reference voltage with a predetermined resistance value. CONSTITUTION: A programmable impedance control circuit using M-times internal impedance about N-times external impedance includes MOS array(101), an external resistor(102), a pad(P1), and a reference voltage generator(130). A first voltage is applied to the MOS array(101). The external resistor(102) includes N-times external impedances. The pad(P1) outputs a second voltage obtained by combination between the MOS array and the external resistor. The reference voltage generator(130) generates a third voltage corresponding to N/(N+M)-times of the first voltage as a reference voltage about the second voltage produced from the pad.

Abstract translation: 目的：提供可编程阻抗控制电路，为芯片内的外部阻抗产生必要的阻抗，并使用具有预定电阻值的参考电压。 构成：使用M次内部阻抗约N次外部阻抗的可编程阻抗控制电路包括MOS阵列（101），外部电阻（102），焊盘（P1）和参考电压发生器（130）。 第一电压被施加到MOS阵列（101）。 外部电阻（102）包括N次外部阻抗。 焊盘（P1）输出通过MOS阵列和外部电阻器之间的组合获得的第二电压。 参考电压发生器（130）产生对应于第一电压的N /（N + M）次的第三电压，作为从该焊盘产生的第二电压的参考电压。

公开(公告)号：KR1020000002393A

公开(公告)日：2000-01-15

申请号：KR1019980023111

申请日：1998-06-19

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: G11C11/34

CPC classification number: G11C7/1048 ,  G11C5/147 ,  G11C2207/105 ,  H03K19/0005

Abstract: PURPOSE: A semiconductor device having an impedance adjusting circuit is described herein, which can correctly agree an impedance of a data actuator with that of a bus signal line although an output power voltage level becomes low. CONSTITUTION: The semiconductor device, which is coupled to a bus comprising a plurality of signal lines, comprises a first pad coupled to a resister corresponding to an impedance of signal lines, a plurality of pads coupled to each signal, an independent power source responding to a first code signal to supply variable positive current to a first pad, a first comparator comparing a voltage on the first pad with a comparative reference voltage to, if the voltages are different, generate a first control signal, a first code signal generator responding to a first control signal to generate a first code signal, a reference voltage generator responding to a first code signal and a second code signal to generate a reference voltage, a second comparator comparing a reference voltage with a comparative reference voltage to, if the voltages are different, generate a second control signal, and a plurality of data actuators responding to the first and the second code signals to generate output data signal signals on signal lines coupled to a plurality of second pads, respectively. Control signals controlling a pull-up and a pull-down transistors of the data actuator are respectively generated to be insensible to process change.

Abstract translation: 目的：本文描述了一种具有阻抗调节电路的半导体器件，尽管输出功率电压电平变低，但可以正确地将数据致动器的阻抗与总线信号线的阻抗一致。 构成：耦合到包括多个信号线的总线的半导体器件包括耦合到对应于信号线的阻抗的电阻器的第一焊盘，耦合到每个信号的多个焊盘，响应于 向第一焊盘提供可变正电流的第一代码信号，将第一焊盘上的电压与比较参考电压进行比较的第一比较器，如果电压不同，则生成第一控制信号，第一代码信号发生器响应于 产生第一编码信号的第一控制信号，响应于第一编码信号的参考电压发生器和产生参考电压的第二编码信号;将参考电压与比较参考电压进行比较的第二比较器，如果电压为 产生第二控制信号，响应于第一和第二代码信号的多个数据致动器产生输出d 分别耦合到多个第二焊盘的信号线上的ata信号信号。 分别产生控制数据致动器的上拉和下拉晶体管的控制信号，以便不能处理变化。

公开(公告)号：KR1019980078109A

公开(公告)日：1998-11-16

申请号：KR1019970015539

申请日：1997-04-25

Applicant: 삼성전자주식회사

Inventor： 조욱래

IPC: H01L23/60

Abstract: 본 발명은 정전기 보호 레벨을 유지하면서 입력 케패시턴스를 줄일 수 있는 반도체 장치의 정전기 보호 회로에 관한 것으로, 입출력 패드와 제 1 전원전압원 사이에 P+/N 다이오우드가 접속되고, 상기 입출력 패드와 제 2 전원전압원 사이에 N+/P 다이오우드가 접속되고, 상기 제 1 전원전압원과 제 2 전원전압원 사이에 연결되어 상기 입출력 패드를 통해 인가되는 정전기를 방전시키는 회로를 포함한다. 이와 같은 장치에 의해서, 전원전압원과 접지전압원 사이에 정전기 방전회로를 구성하여 접합 케패시턴스를 감소시킬 수 있고, 그 결과 입력 케패시턴스를 감소시킬 수 있다.

公开(公告)号：KR100142957B1

公开(公告)日：1998-08-17

申请号：KR1019950000640

申请日：1995-01-16

Applicant: 삼성전자주식회사

Inventor： 정철민 ,  조욱래

IPC: G11C5/14

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 온도, 전압 및 공정 변화에 대해 항상 일정한 출력을 유지할 수 있는 기준전압을 발생함.
3. 발명의 해결 방법의 요지
반도체 메모리장치의 기준전압을 발생하는 회로가, 일정 레벨의 기준전압을 제1입력단자로 입력하고 출력신호를 부궤환하여 제2입력단자로 입력하는 증폭수단과, 증폭수단의 출력단에 병렬 연결되며 기준전압을 사용하는 회로의 저항들과 동일한 제질의 검출저항과, 증폭수단의 출력단에 병렬 연결되며 기준전압을 사용하는 회로의 트랜지스터와 동일한 재질의 검출트랜지스터를 구비하여, 온도, 전압 및 공정 변화에 기인되는 저항 및 트랜지스터의 변화에 따라 가변적으로 트래킹되는 기준전압을 발생함.
4. 발명의 중요한 용도
반도체 메모리장치에서 버퍼회로 및 스택 구조의 딜레이 체인의 기준전압으로 공급

公开(公告)号：KR100142155B1

公开(公告)日：1998-07-15

申请号：KR1019940030622

申请日：1994-11-21

Applicant: 삼성전자주식회사

Inventor： 서보성 ,  정철민 ,  조욱래

IPC: G11C11/407

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치에서 내부제어신호의 스피드를 조절함
3. 발명의 해결 방법의 요지
반도체 메모리장치에서 테스트모드 및 퓨즈커팅모드를 이용하여 내부제어신호의 스피드를 조절한다. 이를 위하여 먼저 테스트모드에서는 테스트모드의 패스워드 감지시 수신되는 스피드제어코드를 제1전달스피드제어코드로 발생하고, 제1전달스피드제어코드에 스피드제어전압을 발생하며, 스피드제어전압에 의해 내부제어신호의 스피드를 조절하여 출력하고, 스피드가 조절된 내부제어신호를 메모리쎌로 인가하여 테스트하며 테스트결과를 기록한다. 위와 같은 테스트모드의 동작은 전 스피드제어코드에 대하여 수행하며, 전체 스피드제어코드에 대한 테스트를 종료하면 최적의 스피드로 조절된 내부제어신호에 대한 스피드제어코드를 선택한다. 이후 퓨즈커팅모드에서는 퓨즈커팅모드의 패스워드 감지시 수신되는 최적의 스피드제어코드를 제2전달스피드제어코드를 발생하고, 제2전달스피드제어코드 수신시 대응되는 퓨즈가 커팅되어 내부제어신호의 스피드를 세트한다.
4. 발명의 중요한 용도
반도체 메모리장치에서 설계시 오차가 발생되는 내부제어신호를 별도의 회로변경없이 수정할 수 있음.