公开(公告)号：KR102159260B1

公开(公告)日：2020-09-23

申请号：KR1020190009649

申请日：2019-01-25

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: G11C29/50

公开(公告)号：KR102159255B1

公开(公告)日：2020-09-23

申请号：KR1020190009650

申请日：2019-01-25

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L27/11556 ,  H01L27/11582 ,  H01L27/11524 ,  H01L27/1157 ,  H01L23/31 ,  H01L21/311 ,  H01L21/764

公开(公告)号：KR100500448B1

公开(公告)日：2005-07-14

申请号：KR1020030007547

申请日：2003-02-06

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  이상은

IPC: H01L29/78

CPC classification number: H01L27/115 ,  H01L21/28273 ,  H01L21/76224 ,  H01L27/0207 ,  H01L27/105 ,  H01L27/11526 ,  H01L27/11539 ,  H01L27/11541

Abstract: 선택적 디스포저블 스페이서 기술을 사용하는 반도체 집적회로의 제조방법 및 그에 의해 제조된 반도체 집적회로를 제공한다. 이 방법은 반도체기판 상에 복수개의 평행한 게이트 패턴들을 형성하는 것을 구비한다. 상기 게이트 패턴들 사이의 영역들은 제1 폭을 갖는 제1 개구부 및 상기 제1 폭보다 큰 제2 폭을 갖는 제2 개구부로 구성된다. 상기 제2 개구부의 측벽 상에 스페이서를 형성함과 동시에 상기 제1 개구부를 채우는 스페이서막 패턴을 형성한다. 상기 스페이서를 선택적으로 제거하여 상기 제1 개구부의 측벽을 노출시킨다. 결과적으로, 상기 반도체 집적회로는 스페이서의 제거에 기인하여 확장된 넓은 개구부와 아울러서 스페이서막 패턴으로 채워진 좁고 깊은 개구부를 구비한다.

公开(公告)号：KR100428784B1

公开(公告)日：2004-04-30

申请号：KR1020000076373

申请日：2000-12-14

Applicant: 삼성전자주식회사

Inventor： 이준성 ,  이찬조 ,  송윤흡 ,  이승근

IPC: G11C16/14

Abstract: 여기에는 불휘발성 반도체 메모리 장치를 소거하는 방법이 개시되어 있다. 상기 불휘발성 반도체 메모리 장치는 행들과 열들로 배열된 전기적으로 소거 및 프로그램 가능한 셀 트랜지스터들을 갖는 섹터를 구비한다. 상기 각 셀 트랜지스터는 프로그램 상태에 대응하는 제 1 문턱 전압 분포 및 소거 상태에 대응하는 제 2 문턱 전압 분포 중 어느 하나 내에 존재하는 문턱 전압을 갖는다. 상기 소거 방법에 의하면, 상기 섹터의 모든 셀 트랜지스터들이 상기 제 1 문턱 전압 분포의 최소값보다 높은 문턱 전압을 갖는 지의 여부가 판별된다. 만약 그렇다면, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다. 그 다음에, 상기 소거된 셀 트랜지스터들 중, 상기 제 2 문턱 전압 분포의 최대값과 상기 제 1 문턱 전압 분포의 최소값 사이에 존재하는 검출 전압 레벨보다 낮은 문턱 전압을 갖는 셀 트랜지스터들이 검출된다. 상기 검출된 셀 트랜지스터들을 개별적으로 프로그램한 후, 상기 섹터의 모든 셀 트랜지스터들이 동시에 소거된다.

公开(公告)号：KR100381953B1

公开(公告)日：2003-04-26

申请号：KR1020010013618

申请日：2001-03-16

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  이운경

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: Disclosed is a method for fabricating a NOR flash memory device where a buried common source line made of an impurity diffusion layer has an even surface or a lower step difference. The method includes forming adjacent isolation layers that define an active region there between within a semiconductor substrate. Then, a floating gate pattern is formed overlying the active region. An inter-gate dielectric film and a control gate film are sequentially formed overlying the floating gate pattern. The control gate film, the inter-gate dielectric film, and the floating gate pattern are sequentially patterned, thereby forming a plurality of word lines extending across the active region. The active region between the adjacent isolation layers and the isolation layers are removed, adjacent to one sidewall of the word lines, thereby forming a common source line region. Next, impurities are implanted into the common source line region, thereby forming a common source line made of an impurity diffusion layer.

Abstract translation: 公开了一种用于制造NOR闪存器件的方法，其中由杂质扩散层构成的掩埋的公共源极线具有平坦表面或者更小的台阶差。 该方法包括在半导体衬底内形成在其间限定有源区的相邻隔离层。 然后，形成覆盖有源区的浮栅图案。 依次形成栅极间介电膜和控制栅极膜，覆盖浮置栅极图案。 控制栅极膜，栅极间电介质膜和浮置栅极图案被顺序地图案化，由此形成跨越有源区延伸的多个字线。 去除相邻隔离层和隔离层之间的有源区，与字线的一个侧壁相邻，从而形成公共源极线区。 接下来，将杂质注入到公共源极线区域中，由此形成由杂质扩散层构成的公共源极线。

公开(公告)号：KR1020020073783A

公开(公告)日：2002-09-28

申请号：KR1020010013618

申请日：2001-03-16

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  이운경

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115

Abstract: PURPOSE: A fabrication method of NOR-type flash memory devices is provided to improve a step-coverage and the surface topology of a common source line by forming a uniform impurity diffusion layer on a buried common source line. CONSTITUTION: An isolation layer(105) is formed at a semiconductor substrate(100) so as to define a plurality of active regions. After forming floating gate patterns on the active regions, a gate interlayer dielectric(107), a control gate(108) and a capping insulator(109) are sequentially formed on the resultant structure. A plurality of word lines are formed by sequentially patterning the capping insulator(109), the control gate(108), the gate interlayer dielectric(107) and the floating gate patterns. A buried common source line region is formed by exposed substrate and isolation layer. A common source line having drain and source impurity diffusion layers(113a) is formed by implanting dopants into the exposed active regions.

Abstract translation: 目的：提供NOR型闪速存储器件的制造方法，通过在掩埋的公共源极线上形成均匀的杂质扩散层来改善共源极线的阶梯覆盖和表面拓扑。 构成：在半导体衬底（100）处形成隔离层（105）以限定多个有源区。 在有源区上形成浮置栅极图案之后，在所得结构上依次形成栅极层间电介质（107），控制栅极（108）和封盖绝缘体（109）。 通过使覆盖绝缘体（109），控制栅极（108），栅极层间电介质（107）和浮置栅极图案顺序地图案化来形成多个字线。 掩埋的公共源极线区域由暴露的衬底和隔离层形成。 具有漏极和源极杂质扩散层（113a）的公共源极线通过将掺杂剂注入暴露的有源区域而形成。

公开(公告)号：KR100327324B1

公开(公告)日：2002-06-22

申请号：KR1019940014833

申请日：1994-06-27

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  권오현

IPC: H01L21/31

Abstract: PURPOSE: A method for fabricating a semiconductor device having a multiple insulation layer structure is provided to eliminate an etch defect of a multilayer polysilicon structure by efficiently planarizing only a cell region, and to improve an aluminum filling defect and step coverage by removing the second insulation layer in a core region and a peripheral region. CONSTITUTION: The first insulation layer(30) is formed on the first conductive layer(20) on a semiconductor substrate(10). An etch barrier layer(40) is formed on the first insulation layer. The second insulation layer(50) is formed on the etch barrier layer and is reflowed for planarization. A photoresist pattern is formed on the second insulation layer in a cell region. The second insulation layer in a core region and a peripheral region is selectively etched by using the photoresist pattern as an etch mask. The photoresist pattern is removed. The second conductive layer(70) is formed on the second insulation layer in the cell region. The third insulation layer(80) is formed on the resultant structure having the second conductive layer.

公开(公告)号：KR100161418B1

公开(公告)日：1999-02-01

申请号：KR1019950020637

申请日：1995-07-13

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  조강식

IPC: H01L21/28

Abstract: SRAM의 PMOS 박막트랜지스터의 일정전원선과 전력공급선을 전기적으로 접속하기 위하여, 일정전원선과 금속배선의 아래에 별도의 P형 매개층을 두고 이를 매개로 하여 접속하되, 금속배선과 P형 매개층을 접속시키는 콘택을 일정전원선과 P형 매개층을 접속시키는 콘택 영역내에 형성하므로써, 일정전원선과 전력공급선인 금속배선을 낮은 접촉저항으로 전기적으로 접속시키면서도 칩 사이즈의 확대를 방지 할 수 있다.

公开(公告)号：KR1019960002649A

公开(公告)日：1996-01-26

申请号：KR1019940014833

申请日：1994-06-27

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  권오현

IPC: H01L21/31

Abstract: 다층절연막 구조를 갖는 반도체 장치 및 그 제조방법이 개시되어 있다. 셀영역의 다층절연막은 제2절연층, 식각방지막, 및 제1절연층으로 구성하고, 코어 및 주변영역은 제3절연층, 및 제1절연층으로 구성함으로써, 셀 영역만을 효율적으로 평탄화시킬 수 있어 다층 폴리실리콘 구조의 식각불량을 제거하여 공정의 양산성을 확보할 수 있다. 이와 동시에, 코어 및 주변영역에 있어서의 제2절연층을 제거함으로써, 그 영역의 식각단차를 낮추어 알루미늄 필링불량이나 단자도포성을 개선할 수 있으며, SRAM 제조에 있어서, 제2절연층(BPSG)이 박막 트랜지스터(TFT, Thin Film Transistor)의 P+폴리실리콘층에 주는 영향을 근본적으로 방지함으로써 차세대 반도체 제조공정에 적용 가능하다.

公开(公告)号：KR1019950010045B1

公开(公告)日：1995-09-06

申请号：KR1019920008269

申请日：1992-05-15

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  홍석우

IPC: H01L21/31

Abstract: (i) forming an oxide layer(1) for a gate insulating layer on a silicon semiconductor substrate(S), and forming a polysilicon layer(2) for a gate electrode thereon; (ii) forming a photoresist layer(3) over whole surface so as to form a gate electrode pattern, and forming a plurality of gate electrodes(G) by photoetching process; (iii) dividing the substrate into A region and B region, and forming a stack type photoresist layer(SP) with the photoresist layer(3) hardened by depositing a photoresist layer(4) and implanting a first conductivity type impurity ion on the A region, and protecting the gate electrodes of the B region by implanting opposite conductivity type impurity ion on the B region; (vi) forming an type MOS transistor in A region and p type MOS transistor in B region; (v) hardening the photoresist layer(3) of the B region by forming the stack type photoresist layer(SP) and removing the upper photoresist layer(4) in the B region; and forming the PMOS transistor and NPOS transistor on same substrate by removing the hardened phoresist layer(3). The method provides stable threshold voltage, reduces leakage current.

Abstract translation: （i）在硅半导体衬底（S）上形成用于栅极绝缘层的氧化物层（1），并在其上形成用于栅电极的多晶硅层（2）; （ii）在整个表面上形成光致抗蚀剂层（3）以形成栅电极图案，并通过光刻工艺形成多个栅电极（G）; （iii）将衬底分成A区和B区，并且通过沉积光致抗蚀剂层（4）并在第一导电类型杂质离子上注入光致抗蚀剂层（3）形成叠层型光致抗蚀剂层（SP） 并且通过在B区上注入相反的导电型杂质离子来保护B区的栅电极; （vi）在A区形成一种MOS晶体管，在B区形成p型MOS晶体管; （v）通过形成叠层型光致抗蚀剂层（SP）并去除B区中的上光致抗蚀剂层（4）来硬化B区的光致抗蚀剂层（3）; 以及通过去除硬化的抗蚀剂层（3）在相同的衬底上形成PMOS晶体管和NPOS晶体管。 该方法提供稳定的阈值电压，减少漏电流。