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公开(公告)号：KR101931348B1
公开(公告)日：2019-03-14
申请号：KR1020120128985
申请日：2012-11-14
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
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公开(公告)号：KR1020170143158A
公开(公告)日：2017-12-29
申请号：KR1020160076972
申请日：2016-06-21
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H03K3/03
CPC classification number: H03L7/24 , H03K3/0315 , H03K3/0322 , H03K5/1565 , H03K5/26 , H03L7/22
Abstract: 본기술에의한인젝션고정발진기는제 1 발진신호를출력하는제 1 발진노드와제 1 발진신호와반대위상을가지는제 2 발진신호를출력하는제 2 발진노드를포함하는발진기; 및기준신호에따라상기제 1 발진노드와상기제 2 발진노드사이에인젝션전류를제공하는인젝션회로를포함하되, 인젝션회로는기준신호가일정한값을가지는경우전하를충전하고기준신호가천이하는경우충전된전하를방전하여제 1 발진노드와제 2 발진노드사이에인젝션전류를제공하는충전소자를포함한다.
Abstract translation: 根据本发明的注入固定振荡器包括振荡器，该振荡器包括输出第一振荡信号的第一振荡节点和输出与第一振荡信号的相位相反的第二振荡信号的第二振荡节点; 以及注入电路，用于根据参考信号在所述第一振荡节点与所述第二振荡节点之间提供注入电流，其中当所述参考信号具有恒定值时，所述注入电路对所述电荷进行充电， 以及用于释放充电电荷以在第一振荡节点和第二振荡节点之间提供注入电流的充电元件。
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公开(公告)号：KR101812924B1
公开(公告)日：2017-12-27
申请号：KR1020170052887
申请日：2017-04-25
Applicant: 서울대학교산학협력단
Abstract: 본발명의일 실시예에의한아날로그디지털변환장치는입력신호를증폭하여출력하는제 1 증폭부; 입력신호를증폭하여출력하는제 2 증폭부; 및제 1 증폭부및 제 2 증폭부의출력에따라입력신호를증폭한신호에대응하는디지털신호를출력하는제 1 아날로그디지털변환기를포함한다.
Abstract translation: 根据本发明实施例的模拟 - 数字（A / D）转换器包括：第一放大器单元，用于放大输入信号并输出放大的输入信号; 第二放大单元，用于放大并输出输入信号; 以及第一模数转换器，用于根据第一放大单元和第二放大单元的输出输出对应于通过放大输入信号而获得的信号的数字信号。
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公开(公告)号：KR101796858B1
公开(公告)日：2017-11-10
申请号：KR1020160056184
申请日：2016-05-09
Applicant: 서울대학교산학협력단
CPC classification number: H03M1/66 , H03M13/6502 , H03M2201/6107
Abstract: 본기술에의한디지털아날로그변환장치는디지털신호에대응하는아날로그전압을출력하는증폭기; 및디지털신호의변화량이클수록증폭기의바이어스전류를더 크게제어하는바이어스제어부를포함한다.
Abstract translation: 根据本发明的数模转换器包括：放大器，用于输出对应于数字信号的模拟电压; 并且，随着数字信号的变化越大，用于控制放大器的偏置电流的偏置控制单元越大。
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公开(公告)号：KR101631465B1
公开(公告)日：2016-06-17
申请号：KR1020150191718
申请日：2015-12-31
Applicant: 서울대학교산학협력단
Abstract: 본발명의일 실시예에의한저주파필터는입력단과출력단사이에연결된저항, 증폭기, 증폭기에바이어스전류를제공하는전류원, 출력단과증폭기의출력단사이에연결된제 1 커패시터; 및출력단과증폭기의입력단사이에연결된제 2 커패시터를포함한다.
Abstract translation: 根据本发明的实施例的低通滤波器包括连接在输入端和输出端之间的电阻，放大器，向放大器提供偏置电流的电流源，连接在输出端与第 放大器; 以及连接在放大器的输出端子和输入端子之间的第二电容器。 因此，可以降低低通滤波器的面积而不过滤性能。
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Patent Agency Ranking
公开(公告)号：KR1020160033381A
公开(公告)日：2016-03-28
申请号：KR1020140124056
申请日：2014-09-18
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: H03L7/081 , G11C11/407
CPC classification number: H03L7/07 , H03L7/0805 , H03L7/0814 , H03L7/0816 , H03L7/085 , H03L7/087 , G11C11/4076 , G11C7/222 , G11C2207/2272 , H03L7/0812
Abstract: 본기술에의한멀티채널지연고정루프는입력클록신호를지연고정하되지연고정시입력클록신호의지연량에대응하는글로벌지연제어신호를출력하는글로벌지연고정루프및 각각입력클록신호를지연고정하여채널클록신호를출력하되글로벌지연제어신호에따라입력클록신호의지연량이초기화되는다수의로컬지연고정루프를포함한다.
Abstract translation: 根据本发明的多通道延迟锁定环包括：用于延迟锁定输入时钟信号的全局延迟锁定环，并且在延迟锁定期间输出对应于输入时钟信号的延迟量的全局延迟控制信号; 以及多个本地延迟锁定环路，用于分别延迟锁定输入时钟信号以输出通道时钟信号，以及根据全局延迟控制信号初始化输入时钟信号的延迟量。
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公开(公告)号：KR101595077B1
公开(公告)日：2016-02-26
申请号：KR1020150031696
申请日：2015-03-06
Applicant: 서울대학교산학협력단
IPC: H04L27/227 , H04L27/00
CPC classification number: H04L27/00 , H04L27/227 , H04L27/2275 , H04L2027/0024 , H04L2027/0053
Abstract: 본기술에의한신호수신장치는변조신호와캐리어신호의주파수또는위상의차이에따라가변하는디지털신호를생성하는디지털신호생성부; 및변조신호로부터캐리어신호를복구하되디지털신호를이용하여캐리어신호의위상변화를제어하는피드백제어부를포함하는캐리어복구부를포함한다.
Abstract translation: 根据本发明的信号接收装置通过使用输出数字信号对载波恢复单元执行反馈控制操作，从而将载波信号的相位维持在初始锁定状态。 信号接收装置包括：数字信号生成单元，生成根据调制信号和载波信号之间的频率或相位差而变化的数字信号; 以及载波恢复单元，从所述调制信号中恢复所述载波信号，并且包括使用所述数字信号来控制所述载波信号的相位变化的反馈控制单元。
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公开(公告)号：KR1020150144617A
公开(公告)日：2015-12-28
申请号：KR1020140073684
申请日：2014-06-17
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
IPC: G05F1/567
Abstract: 본기술은기준전압을입력받아온도에따라가변하는제어전압을출력하는제어전압생성부, 제어전압을증폭하여온도에따라가변하는온도전압을출력하는온도전압생성부및 제어전압생성부에연결되어온도전압의선형성을보상하는선형보상부를포함한다.
Abstract translation: 本技术包括控制电压产生部分，其接收参考电压并输出根据温度变化的控制电压; 温度电压产生部，其放大控制电压，并输出根据温度变化的温度电压; 以及连接到控制电压产生部分的线性补偿部分，并且校正温度电压的线性度。
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公开(公告)号：KR1020140062664A
公开(公告)日：2014-05-26
申请号：KR1020120128985
申请日：2012-11-14
Applicant: 에스케이하이닉스 주식회사 , 서울대학교산학협력단
CPC classification number: H03K3/0322 , H03L7/087 , H03L7/0995
Abstract: An integrated circuit according to the present invention comprises a ring oscillator, a first phase control unit, and a second phase control unit. The ring oscillator comprises one or more delay cells having delay values and generates two or more periodic waves. The first phase control unit changes the delay values of one or more delay cells from a first delay value to a second delay value according to a first comparison signal which corresponds to a phase difference by comparing the phase of a first selection periodic wave with the phase of a reference wave. The second phase control unit returns the delay values of one or more delay cells from the second delay value to the first delay value according to a second comparison signal which corresponds to the phase difference by comparing the phase of a second selection periodic wave with the phase of the reference wave. The time of returning the delay values of one or more delay cells to the first delay value corresponds to an interval from the time of starting the activation section of the first comparison signal to the time of ending the activation section of the second comparison signal.
Abstract translation: 根据本发明的集成电路包括环形振荡器，第一相位控制单元和第二相位控制单元。 环形振荡器包括具有延迟值的一个或多个延迟单元并且产生两个或更多个周期波。 第一相位控制单元通过将第一选择周期波的相位与相位相比较，将根据对应于相位差的第一比较信号将一个或多个延迟单元的延迟值从第一延迟值改变为第二延迟值 的参考波。 第二相位控制单元通过将第二选择周期波的相位与相位相比较，根据对应于相位差的第二比较信号，将一个或多个延迟单元的延迟值从第二延迟值返回到第一延迟值 的参考波。 将一个或多个延迟单元的延迟值返回到第一延迟值的时间对应于从第一比较信号的启动部分开始到结束第二比较信号的激活部分的时间的间隔。
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公开(公告)号：KR1020120062126A
公开(公告)日：2012-06-14
申请号：KR1020100123239
申请日：2010-12-06
Applicant: 삼성전자주식회사 , 서울대학교산학협력단
IPC: H03K19/094
CPC classification number: H03K19/0966
Abstract: PURPOSE: A domino logic circuit and a pipeline domino logic circuit are provided to reduce power consumption by reducing the size of keeper transistors. CONSTITUTION: A domino logic circuit(10) includes a first evaluation unit(100), a second evaluation unit(200), and an output unit(300). The first evaluation unit includes a pre-charge transistor(110) connected between a power voltage and a first dynamic node, a logic network(120) connected between a footer node and the first dynamic node, and a pull down transistor(150) connected between the footer node and the earth. The pre-charge transistor is formed into a PMOS(P-channel metal oxide semiconductor transistor) transistor. The pull down transistor can be formed into a NMOS(N-channel metal oxide semiconductor transistor). The logic network forms a current path between the footer node and the first dynamic node in response to a plurality of input signals.
Abstract translation: 目的：提供多米诺逻辑电路和管道多米诺逻辑电路，以通过减小保持晶体管的尺寸来降低功耗。 构成：多米诺骨牌逻辑电路（10）包括第一评估单元（100），第二评估单元（200）和输出单元（300）。 第一评估单元包括连接在电源电压和第一动态节点之间的预充电晶体管（110），连接在页脚节点和第一动态节点之间的逻辑网络（120）以及连接在第一动态节点 在页脚节点和地球之间。 预充电晶体管形成为PMOS（P沟道金属氧化物半导体晶体管）晶体管。 下拉晶体管可以形成为NMOS（N沟道金属氧化物半导体晶体管）。 响应于多个输入信号，逻辑网络形成页脚节点和第一动态节点之间的当前路径。
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