公开(公告)号：KR1020120122972A

公开(公告)日：2012-11-07

申请号：KR1020120044826

申请日：2012-04-27

Applicant: 인터실 아메리카스 엘엘씨

Inventor： 키담비,선더에스.

IPC: H03M1/12

CPC classification number: H03M1/1215 ,  H03M1/0607 ,  H03M1/1245 ,  H03M2201/2216 ,  H03M2201/23 ,  H03M2201/6107 ,  H03M2201/6309

Abstract: PURPOSE: A gradient-based approach to sample-time mismatch error calibration in a two-channel time-interleaved analog-to-digital converter is provided to correct a phase error at a 2-channel TIADC(time interleaved analog to digital converter) system which is independent from a Nyquist zone. CONSTITUTION: An input signal is converted into first and second digital signals in order to provide two sets of ADC outputs. A sample time error is estimated from the first and second digital signals. A correction signal is determined from a sample time error regardless of a Nyquist zone which is occupied by an input signal. The correction signal is applied to the converting step. The step of determining the correction signal includes a step of estimating a gradient of the sample time error. [Reference numerals] (AA) Size(db); (BB) Input signal spectrum in a first Nyquist zone

Abstract translation: 目的：提供两通道时间交织模数转换器中采样时间失配误差校准的基于梯度的方法，以纠正2通道TIADC（时间交错模数转换器）系统的相位误差 它独立于奈奎斯特地带。 构成：输入信号转换为第一和第二数字信号，以提供两组ADC输出。 从第一和第二数字信号估计采样时间误差。 无论与输入信号占据的奈奎斯特区域无关，都从采样时间误差确定校正信号。 校正信号被应用于转换步骤。 确定校正信号的步骤包括估计采样时间误差的梯度的步骤。 （标号）（AA）尺寸（db）; （BB）第一奈奎斯特区域中的输入信号频谱

公开(公告)号：KR101140754B1

公开(公告)日：2012-05-03

申请号：KR1020110057375

申请日：2011-06-14

Applicant: 동국대학교 산학협력단

Inventor： 송민규 ,  문준호 ,  김대윤 ,  김영훈

IPC: H03M1/10 ,  H03M1/12

CPC classification number: H03M1/0621 ,  H03M1/1023 ,  H03M1/12 ,  H03M2201/6107 ,  H03M2201/6345 ,  H03M2201/652

Abstract: PURPOSE: A method for correcting errors at digital outputs and a folding-interpolation analog to digital converter using the same are provided to eliminate detected errors by detecting errors at a digital output. CONSTITUTION: An error correction unit is composed of a lower code estimating unit(210) and an error estimating unit(220). The lower code estimating unit estimates which one of a maximum value or a minimum value of a lower binary code corrects the lower binary code of an analog signal by referring to a first bit of the lower binary code. The lower code estimating unit estimates the minimum value of the lower binary code using the lower binary code of the analog signal according to the first bit of the lower binary code.

Abstract translation: 目的：提供一种用于校正数字输出端的误差的方法和使用其的折叠插值模数转换器，以通过检测数字输出端的误差来消除检测到的误差。 构成：纠错单元由下码估计单元（210）和误差估计单元（220）组成。 较低代码估计单元通过参考较低二进制码的第一比特来估计较低二进制码的最大值或最小值中的哪一个校正模拟信号的较低二进制码。 低代码估计单元根据低二进制码的第一位使用模拟信号的较低二进制码来估计较低二进制码的最小值。

公开(公告)号：KR1020060124324A

公开(公告)日：2006-12-05

申请号：KR1020050046188

申请日：2005-05-31

Applicant: 엘지전자 주식회사

Inventor： 이승현

IPC: H03M1/76

CPC classification number: H03M1/76 ,  H03M3/02 ,  H03M2201/6107 ,  H03M2201/6309 ,  H03M2201/644 ,  H03M2201/718

Abstract: A differential current switch driving circuit of a digital to analog converter is provided to suppress timing skew between first and second differential signals by equalizing conversion timing of the first and second differential signals. A first differential signal generation unit(120) generates a first differential signal by inverting and delaying a digital signal received through a data input terminal by using a first inverter and a transmission gate. A second differential signal generation unit(130) generates a second differential signal by inverting and delaying the digital signal received through the data input terminal by using second and third inverters. A data latch unit(140) latches the first and second differential signals and outputs the latched signals to a differential current switch.

Abstract translation: 提供数模转换器的差分电流开关驱动电路，通过均衡第一和第二差分信号的转换定时来抑制第一和第二差分信号之间的定时偏差。 第一差分信号生成单元（120）通过使用第一反相器和传输门反相并延迟通过数据输入端子接收的数字信号来产生第一差分信号。 第二差分信号生成单元（130）通过使用第二和第三反相器反转并延迟通过数据输入端子接收的数字信号来产生第二差分信号。 数据锁存单元（140）锁存第一和第二差分信号，并将锁存的信号输出到差动电流开关。

公开(公告)号：KR1020010108745A

公开(公告)日：2001-12-08

申请号：KR1020000029635

申请日：2000-05-31

Applicant: 매그나칩 반도체 유한회사

Inventor： 황성욱

IPC: H03M1/12

CPC classification number: H03M1/14 ,  H03M2201/6107

Abstract: 본 발명은 미드-트레드 방식에 비해 전체 동작 속도가 떨어지지 않으면서 종래의 미드-트레드 방식으로 출력하지 못했던 디지털 코드 영역을 출력할 수 있는, 개선된 코딩 방식의 파이프라인 아날로그-디지털 변환기를 제공하기 위한 것으로, 이를 위해 본 발명은 제1 내지 제N(N은 2 이상의 정수) 아날로그-디지털 변환 스테이지들이 직렬로 연결된 파이프라인 아날로그-디지털 변환기에 있어서, 상기 제1 내지 제N-1 아날로그-디지털 변환 스테이지들에서는 미드-트레드 방식에 따라 코딩을 수행하고, 상기 제N 아날로그-디지털 변환 스테이지에서는 미드-라이즈 방식에 따라 코딩을 수행하도록 구성된다.

公开(公告)号：KR1020130054588A

公开(公告)日：2013-05-27

申请号：KR1020110120054

申请日：2011-11-17

Applicant: 한양대학교 산학협력단

Inventor： 박상규 ,  임새민

IPC: H03M1/12 ,  H03M3/02

CPC classification number: H03M3/496 ,  H03M1/002 ,  H03M1/12 ,  H03M2201/6107 ,  H03M2201/847

Abstract: PURPOSE: A sigma-delta analog-digital converter is provided to increase overall resolution. CONSTITUTION: An operational amplifier(10) connects an input terminal to a fourth node(D) and connects an output terminal to an output end. A sampling capacitor(20) connects one end to a second node, connects the other end to a third node and samples. An integral capacitor(30) connects one end to the fourth node, connects the other end to an output terminal of the operational amplifier and feedbacks. A first switching circuit(40) switches sampling operation of a switched-capacitor integrator according to a sampling clock. A second switching circuit(50) switches integration operation of the switched-capacitor integrator according to an integration clock. A third switching circuit(70) switches reset operation of the switched-capacitor integrator according to a reset clock.

Abstract translation: 目的：提供Σ-Δ模数转换器以提高整体分辨率。 构成：运算放大器（10）将输入端子连接到第四节点（D），并将输出端子连接到输出端。 采样电容器（20）将一端连接到第二节点，将另一端连接到第三节点并采样。 整体电容器（30）将一端连接到第四节点，将另一端连接到运算放大器的输出端并进行反馈。 第一开关电路（40）根据采样时钟切换开关电容积分器的采样操作。 第二开关电路（50）根据积分时钟切换开关电容积分器的积分动作。 第三开关电路（70）根据复位时钟切换开关电容积分器的复位动作。

公开(公告)号：KR20120003327A

公开(公告)日：2012-01-10

申请号：KR20100064113

申请日：2010-07-02

Applicant: AGENCY DEFENSE DEV

Inventor： LEE DAE IL ,  KIM KI KEUN ,  HEO JONG WAN ,  KO HYUN SUK

IPC: H03M1/12

CPC classification number: H03M1/18 ,  H03M1/0626 ,  H03M2201/196 ,  H03M2201/6107 ,  H03M2201/6372

Abstract: PURPOSE: A radio transmission device and method using a digital-analog converter are provided to minimize the use of an analog device while maximizing the signal to noise ratio or the spurious-free dynamic range of an output signal. CONSTITUTION: A digital signal generator(110) creates a base band digital signal having bandwidth less than half of digital-analog conversion sampling frequency about data which is transmitted. A digital-to-analog conversion part(130) changes the base band digital signal into an analog signal. A frequency band determining part(150) determines the frequency band of an image signal which is fitted to predetermined signal-noise ratio in a output spectrum of the analog signal. A band pass filter(170) changeably passes through the analog signal which belongs to the frequency band. An analog transmission part(190) transmits the analog signal which is passed through a transmission antenna.

Abstract translation: 目的：提供使用数模转换器的无线电传输装置和方法，以最小化模拟装置的使用，同时最大化输出信号的信噪比或无杂散动态范围。 构成：数字信号发生器（110）产生带宽小于数字模拟转换采样频率的一半的基带数字信号，该数字模拟转换采样频率关于所发送的数据。 数模转换部分（130）将基带数字信号改变为模拟信号。 频带确定部分（150）确定在模拟信号的输出频谱中拟合到预定信噪比的图像信号的频带。 带通滤波器（170）可以改变地通过属于频带的模拟信号。 模拟发送部（190）发送通过发送天线的模拟信号。

公开(公告)号：KR1020110113491A

公开(公告)日：2011-10-17

申请号：KR1020100032913

申请日：2010-04-09

Applicant: 주식회사 동운아나텍

Inventor： 이수열 ,  이정현 ,  박진 ,  진중호

IPC: H03M1/66

CPC classification number: H03M1/1023 ,  H03M1/66 ,  H03M2201/6107 ,  H03M2201/63

Abstract: 본 발명은 시스템이 원래 가지고 있는 오프셋을 허용 가능한 오프셋으로 자동 조정할 수 있도록 하는 오프셋 자동 보상 장치 및 방법에 관한 것이다.
이를 위해, 본 발명은 시스템이 인에이블되면, 스위칭부를 턴온시켜 시스템이 가지고 있는 자체 오프셋 전류를 오프셋 센싱 및 비교부로 우회시킴과 동시에 오프셋 생성부에서 시스템으로 포지티브 오프셋 발생을 위한 포지티브 오프셋 전류를 인가하고, 오프셋 센싱 및 비교부는 스위칭부를 통해 우회되는 오프셋 전류를 센싱하여, 센싱된 오프셋 전류를 허용 가능한 범위의 오프셋 전류와 비교한 후, 비교결과에 따라 로우 또는 하이 레벨의 출력 신호를 생성하여 오프셋 생성부로 인가하며, 오프셋 생성부는 오프셋 센싱 및 비교부로부터 인가되는 출력 신호에 따라 시스템으로 네거티브 오프셋 전류를 인가하여 오프셋 전류를 보상하되, 오프셋 전류가 허용 가능한 범위로 조정되어 오프셋 센싱 및 비교부로부터 인가되는 출력 신호가 없게 되면, 오프셋 생성부는 그 순간의 포지티브 오프셋 전류량과 네거티브 오프셋 전류량을 유지시키도록 구성되는 것이 바람직하다.
이에 따라, 본 발명은 시스템이 원래 가지고 있는 오프셋을 허용 가능한 오프셋으로 자동 조정할 수 있게 된다.

公开(公告)号：KR1020100097836A

公开(公告)日：2010-09-06

申请号：KR1020090016688

申请日：2009-02-27

Applicant: 서울대학교산학협력단

Inventor： 이현중 ,  우종관 ,  신우열 ,  이형민 ,  김수환

IPC: H03M1/12 ,  H03M3/02

CPC classification number: H03M3/478 ,  H03M1/186 ,  H03M2201/6107 ,  H03M2201/6128 ,  H03M2201/6135

Abstract: PURPOSE: A delta-sigma analog digital converter is provided to obtain a wide operation region by converting a dynamic range through the control of the current which is fed back. CONSTITUTION: A modulator(110) generates an over-sampled PDM(Pulse Density Modulated) signal by converting an analog input current. A post process unit generates digital data corresponding to the analog input current by decreasing a sampling ratio of the generated PDM signal. The post process unit generates a selection signal to control the dynamic range of the modulator. The modulator includes a plurality of current source which generates the current with different sizes. The modulator includes a current supply unit(510) which adds the current generated from the selected current source to the analog input current.

Abstract translation: 目的：提供一个Δ-Σ模拟数字转换器，通过转换反馈电流的控制转换一个动态范围来获得宽的操作区域。 构成：调制器（110）通过转换模拟输入电流产生过采样的PDM（脉冲密度调制）信号。 后处理单元通过减少所生成的PDM信号的采样比来产生与模拟输入电流相对应的数字数据。 后处理单元产生选择信号以控制调制器的动态范围。 调制器包括产生不同尺寸的电流的多个电流源。 调制器包括电流供应单元（510），其将从所选择的电流源产生的电流加到模拟输入电流上。

公开(公告)号：KR1020090043636A

公开(公告)日：2009-05-07

申请号：KR1020070109278

申请日：2007-10-30

Applicant: 한국과학기술원

Inventor： 조성환 ,  윤영규

IPC: H03M1/12

CPC classification number: H03M1/121 ,  H03M1/126 ,  H03M2201/11 ,  H03M2201/196 ,  H03M2201/2225 ,  H03M2201/6107

Abstract: 전압제어발진기 기반의 N차 아날로그 디지털 변환기는 N 개의 컨버팅부, 멀티플렉서를 포함한다. N 개의 컨버팅부는 기준 클럭 신호가 N(N은 2이상의 자연수) 분주된 제1 내지 제N 클럭 신호에 따라 각각의 샘플링 레이트로 아날로그 입력 신호가 샘플링된 제1 내지 제N 개 샘플신호의 전압 레벨에 기초한 N 개의 디지털 신호를 각각 출력한다. 멀티플렉서는 제어 클럭 신호에 응답하여 상기 N 개의 디지털 신호들 중 하나를 선택하여 출력한다. 따라서 여러 주파수 대역에서 높은 신호 대 잡음비를 갖는다.

公开(公告)号：KR1020080017175A

公开(公告)日：2008-02-26

申请号：KR1020060078990

申请日：2006-08-21

Applicant: 삼성전기주식회사

Inventor： 김선홍

IPC: H03M3/02 ,  H03M3/00

CPC classification number: H03M3/458 ,  H03M3/39 ,  H03M2201/6107 ,  H03M2201/932

Abstract: An analog to digital converter having a fast conversion function is provided to synchronize each operation signals of an analog to digital converter to perform a fast conversion operation. An analog to digital converter(100) having a fast conversion function includes an integrating unit(110) storing an analog signal and a feedback analog signal according to a plurality of switching signals. The integrating unit integrates the stored analog signal. A quantizing unit(120) quantizes an analog signal integrated in the integrating unit to a digital signal with a plurality of bits. A data weighted averaging unit(130) averages the digital signal applied from the quantizing unit through a multi-step bit shifting process according to a predetermined reference signal. A first register(140) converts a current level of the digital signal applied from the data weighted averaging unit to a predetermined current level according to the predetermined reference signal. A digital to analog converter(150) converts the digital signal applied from the first register to the feedback analog signal according to the switching signal.

Abstract translation: 提供具有快速转换功能的模数转换器，以使模数转换器的每个操作信号同步以进行快速转换操作。 具有快速转换功能的模数转换器（100）包括根据多个切换信号存储模拟信号和反馈模拟信号的积分单元（110）。 积分单元集成存储的模拟信号。 量化单元（120）将积分单元中积分的模拟信号量化为具有多个位的数字信号。 数据加权平均单元（130）根据预定的参考信号对通过多步位移位处理从量化单元施加的数字信号进行平均。 第一寄存器（140）根据预定的参考信号将从数据加权平均单元施加的数字信号的当前电平转换为预定电流电平。 数模转换器（150）根据切换信号将从第一寄存器施加的数字信号转换为反馈模拟信号。