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Patent Agency Ranking
公开(公告)号：KR100941067B1
公开(公告)日：2010-02-09
申请号：KR1020070132313
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N7/015
Abstract: 본 발명은 복수의 심볼들 중 위상 왜곡이 보상된 n 번째 심볼을 경판정하고, n 번째 심볼 및 n 번째 심볼의 경판정 결과를 이용하여 상기 n 번째 심볼의 복수의 부반송파들 각각에 대응하는 위상 왜곡값들을 결정하는 위상 왜곡 측정부, 위상 왜곡값들을 보간하여 n 번째 심볼의 복수의 부반송파들 각각에 대응하는 위상 왜곡 추정값들을 결정하고, 위상 왜곡 추정값들을 한 심볼 지연하여 출력하는 채널 필터, 그리고 n-1 번째 심볼의 위상 왜곡 추정값들을 이용하여 n 번째 심볼의 채널 위상 왜곡을 보상하는 위상 왜곡 보상부를 포함하는 진화형 지상파 디엠비 수신기를 제공한다. 본 발명에 따른 채널 필터는 위상 왜곡값들을 복수의 그룹들로 분할하고, 복수의 그룹들 각각의 평균을 계산하고, 각각의 평균을 보간하여 위상 왜곡 추정값들을 결정하는 것을 특징으로 한다.
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公开(公告)号：KR100907254B1
公开(公告)日：2009-07-10
申请号：KR1020070087345
申请日：2007-08-30
Applicant: 한국전자통신연구원 , 한양대학교 산학협력단
Abstract: 본 발명에 따른 IEEE 1149.1 규격의 TAP 제어기로부터 생성되는 래퍼 제어 신호(WSC)에 따라 테스트되는 시스템-온-칩은, 하나 이상의 코어 구동 클록을 제공하는 코어 클록 생성 회로; 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 테스트 동작을 수행하기 위한 입력 경계 레지스터, 출력 경계 레지스터 및 스캔 체인을 갖는 IEEE 1500 규격의 하나 이상의 IP 코어를 포함하되, 내부 지연고장 테스트 동작시, 상기 IP 코어는 상기 래퍼 제어 신호(WSC)와 상기 코어 구동 클록에 응답하여 입력 경계 레지스터와 상기 스캔 체인과 출력 경계 레지스터들이 직렬로 연결되도록 제어하고, 상기 스캔 체인으로는 클록 게이팅 방식으로 생성된 앳-스피드 테스트 클록을 제공하는 래퍼 제어 블록을 포함한다.
상술한 구성을 통하여 본 발명의 시스템 온 칩은 IEEE 1149.1 TAP 제어기를 통해서 각 IP 코어들의 내부 지연고장 테스트를 효율적으로 수행할 수 있어 저비용 및 고효율의 시스템 온 칩을 구현할 수 있다.
IEEE 1149.1, TAP 제어기, IEEE P1500, 내부 지연 고장 테스트, At-speed test-
公开(公告)号：KR1020080107562A
公开(公告)日：2008-12-11
申请号：KR1020070055466
申请日：2007-06-07
Applicant: 한국전자통신연구원
Abstract: An audio decoding device using communications between processes and a method thereof are provided to reduce power consumption and operation frequency of audio decode by transmitting data by using individual control protocol between each function block of a decoder. An audio decoding device(10) uses the communications between processes. A parsing unit(12) parses an audio bit stream and outputs a necessary data bit to produce sub band sample data according to the request of a PCM data generating unit. A sub band sample data generating unit(13) generates sub band sample data by using data bit outputted from the parsing unit. A PCM data forming unit(15) requests the parsing unit and stores necessary sub band sample data in the production of next PCM data.
Abstract translation: 提供了一种使用处理之间的通信的音频解码装置及其方法，以通过在解码器的每个功能块之间使用单独的控制协议来发送数据来减少音频解码的功耗和操作频率。 音频解码装置（10）使用进程之间的通信。 解析单元（12）根据PCM数据生成单元的请求解析音频位流并输出必要的数据位以产生子带采样数据。 子带采样数据生成单元（13）通过使用从解析单元输出的数据位来生成子带采样数据。 PCM数据形成单元（15）在生成下一个PCM数据时请求解析单元并存储必要的子带采样数据。
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公开(公告)号：KR1020070058758A
公开(公告)日：2007-06-11
申请号：KR1020050117422
申请日：2005-12-05
Applicant: 한국전자통신연구원
IPC: H04N19/89 , H04N7/08 , H03M13/41 , H04N21/2343
CPC classification number: H04N19/89 , H03M13/41 , H04N7/0803 , H04N21/234345
Abstract: An apparatus and a method for time de-interleaving are provided to decrease the size of a memory needed for de-interleaving and maximize the efficiency of the memory. An input buffer(22) is recordable by the symbol unit. An input buffer addressor(28) generates a data transmission block for recording, in which respective symbols of de-mapping metric data are rearranged, and records the data transmission block in the input buffer(22). An output buffer(26) is readable by the symbol unit. An output buffer addressor(29) rearranges respective symbols constituting a data transmission block for reading, which is stored in the output buffer(26), and outputs the data transmission block through a de-puncture stream. A memory controller(23) transmits the data transmission block for recording to an external memory, and receives the data transmission block for reading from the external memory.
Abstract translation: 提供了一种用于时间解交织的装置和方法，以减小解交织所需的存储器的大小，并最大化存储器的效率。 输入缓冲器（22）可由符号单元记录。 输入缓冲器寻址器（28）产生用于记录的数据传输块，其中解映射度量数据的相应符号重新排列，并将数据传输块记录在输入缓冲器（22）中。 输出缓冲器（26）可由符号单元读取。 输出缓冲器寻址器（29）重新排列存储在输出缓冲器（26）中的构成用于读取的数据传输块的相应符号，并通过去穿孔流输出数据传输块。 存储器控制器（23）将用于记录的数据传输块发送到外部存储器，并且从外部存储器接收用于读取的数据传输块。
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公开(公告)号：KR1020020054202A
公开(公告)日：2002-07-06
申请号：KR1020000083168
申请日：2000-12-27
Applicant: 한국전자통신연구원
IPC: G06F11/00
Abstract: PURPOSE: An inverse calculation system is provided to calculate an inverse of an arbitrary element by every one frequency of an externally transmitted clock in a Galois field used in an error correction system or an encryption system. CONSTITUTION: The system comprises an 8th power operator(201), multipliers(202, 209, 210, 213) registers(203, 204, 211, 212), a 128th power operator(205), a 2nd power operator(206), a 4th power operator(207) and an 8th power operator(208). The 8th power operator(201) raises an externally input primitive element to the power 8. The multiplier(202) multiplies the externally input primitive element by the number raised to the power 8. The register(203) stores the externally input primitive element. The register(204) stores a result operated by the multiplier(202). The 128th power operator(205) raises the number, stored at the register(203), to the power 128. The power operators(206, 207, 208) raise the number, stored at the register(204), to the power 2, 4, 8, respectively. The multiplier(209) multiplies the number, output by the power operator(205), by the number, output by the power operator(206). The multiplier(210) multiplies the number, output by the power operator(207), by the number, output by the power operator(208). The registers(211, 212) store the numbers output by the multipliers(209, 210), respectively. The multiplier(213) multiplies the number of the register(211) by the number of the register(212).
Abstract translation: 目的：提供一种逆计算系统，用于在纠错系统或加密系统中使用的Galois域中的外部传输时钟的每一个频率计算任意元素的逆。 构成：该系统包括第八功率运算器（201），乘法器（202,209,210,213）寄存器（203,204,211,212），第128功率运算器（205），第二功率运算器（206） 第四电力运营商（207）和第八电力运营商（208）。 第八功率运算器（201）将外部输入的基元元件提升到功率8.乘法器（202）将外部输入的基元元素乘以提高到功率8的数量。寄存器（203）存储外部输入的基元。 寄存器（204）存储由乘法器（202）操作的结果。 第128电力运营商（205）将存储在寄存器（203）中的号码提高到电力128.电力运营商（206,207,208）将存储在寄存器（204）中的电力数量提高到电力2 ，4,8。 乘法器（209）将由电力运算符（205）输出的数乘以由电力运算符（206）输出的数字。 乘法器（210）将由电力运算符（207）输出的数乘以由电力运算符（208）输出的数字。 寄存器（211,212）分别存储由乘法器（209,210）输出的数字。 乘法器（213）将寄存器（211）的数量乘以寄存器（212）的数量。
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