公开(公告)号：KR100305593B1

公开(公告)日：2001-10-19

申请号：KR1019980034520

申请日：1998-08-25

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  박문평 ,  이태우 ,  박철순

IPC: H01L29/70

Abstract: 본 발명은 이종접합 쌍극자 소자의 제조 방법에 관한 것이다.
본 발명은 반도체 기판상에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계; 상기 에미터 캡층의 선택된 영역에 에미터 전극을 형성하는 단계; 상기 베이스층의 선택된 영역을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 에미터 캡 및 에미터층의 양측벽에 폴리이미드막을 형성하는 단계; 노출된 상기 베이스층상의 선택된 영역에 베이스 전극을 형성하는 단계; 상기 컬렉터층의 일부분을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 베이스 및 일부 컬렉터층의 양측벽에 P-SiN막을 형성하는 단계; 상기 부컬렉터층의 일부분을 노출시키면서 잔류 컬렉터층 및 부컬렉터층 일부가 역경사 형상이 되도록 식각한 후, 잔류된 부컬렉터층의 선택된 영역에 컬렉터 전극을 형성하는 단계; 및 열처리를 실시하여 상기 패턴화된 베이스층, 상기 컬렉터층 및 상기 부컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지며, 소자의 고속 및 고주파 특성을 향상시킬 수 있는 이종접합 쌍극자 소자의 제조 방법을 제공한다.

公开(公告)号：KR1020010055955A

公开(公告)日：2001-07-04

申请号：KR1019990057292

申请日：1999-12-13

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박문평 ,  박성호 ,  이경호

IPC: H01L29/737

Abstract: PURPOSE: A structure of bias circuit for power amplifier including integrated type transformer and manufacturing method thereof is provided to manufacture high-speed power circuit, and a bias circuit including an integrated type transformer within the same chip in the form of an integrated circuit, improve the high-speed performance of the high-speed power circuit, and maximize a conversion efficiency by using a manufacturing process of a heterojunction bipolar transistor. CONSTITUTION: An epi layer is composed of a buffer layer(42), a sub-collector layer(43), a collector layer(44), a base layer(45), an emitter layer(46), and a cap layer(47) which are sequentially grown on a semi dielectric compound substrate(41). A resistant emitter metal electrode(48) is formed by etching selectively the top of the emitter layer(46) of the epi layer. A resistant base metal electrode(49) is formed by etching selectively the top of the base layer(45). A resistant collector metal electrode(50) is connected to the resistant base metal electrode(49) by etching selectively the top of the sub-collector layer(43). A first wiring metal(51) is formed to connect a heterojunction bipolar transistor with an integrated transformer on the top of the buffer layer(42) through a device isolating etching process. A first dielectric surface protect film(55) includes a first via hole(53) formed thereon. A magnetic field induced iron core(54) includes a second wiring metal formed on the top including the first via hole(53). A second dielectric surface protecting film(55) including a second via hole(56) is formed on the top including the magnetic field induced iron core(54). A third wiring metal(57) is formed on the top including the second via hole(56).

Abstract translation: 目的：提供一种包括集成式变压器的功率放大器的偏置电路结构及其制造方法，用于制造高速电源电路，并且在集成电路形式的同一芯片内包括集成式变压器的偏置电路， 高速电源电路的高速性能，通过使用异质结双极晶体管的制造工艺使转换效率最大化。 构成：外延层由缓冲层（42），副集电极层（43），集电极层（44），基极层（45），发射极层（46）和盖层（ 47），其依次生长在半介电复合衬底（41）上。 通过选择性地蚀刻外延层的发射极层（46）的顶部来形成电阻发射极金属电极（48）。 通过选择性地蚀刻基底层（45）的顶部形成耐电介质基底金属电极（49）。 通过选择性地蚀刻副集电极层（43）的顶部，将耐电极集电极金属电极（50）连接到电阻母体电极（49）。 第一布线金属（51）形成为通过器件隔离蚀刻工艺将异质结双极晶体管与集成变压器连接在缓冲层（42）的顶部。 第一电介质表面保护膜（55）包括形成在其上的第一通孔（53）。 磁场诱导铁芯（54）包括在顶部形成的包括第一通孔（53）的第二布线金属。 在包括磁场感应铁芯（54）的顶部上形成包括第二通孔（56）的第二电介质表面保护膜（55）。 第三布线金属（57）形成在包括第二通孔（56）的顶部上。

公开(公告)号：KR100261279B1

公开(公告)日：2000-07-01

申请号：KR1019980016487

申请日：1998-05-08

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  박철순

IPC: H01L21/328

Abstract: PURPOSE: A method for manufacturing an ohmic electrode of a hetero-junction bipolar transistor is provided to improve the process efficiency by forming the ohmic electrode using a sputtering deposition method and a lift off method. CONSTITUTION: An epi substrate of a hetero-junction bipolar transistor is manufactured. Then, an emitter area(16), a base area(17) and a collector area(18) for forming an ohmic contact are defined in the epi substrate using a mesa etching process. A dual insulating layer is formed on the entire surface of the epi substrate. Then, a protrusion for the lift off is formed by performing a dry etching and a wet etching processes. An ohmic electrode having a tungsten based metal layer is formed on the surface of the emitter area(16), the base area(17) and the collector area(18).

Abstract translation: 目的：提供一种用于制造异质结双极晶体管的欧姆电极的方法，以通过使用溅射沉积方法和剥离方法形成欧姆电极来提高工艺效率。 构成：制造异质结双极晶体管的外延衬底。 然后，使用台面蚀刻工艺在外延衬底中限定用于形成欧姆接触的发射极区域（16），基极区域（17）和集电极区域（18）。 在外延衬底的整个表面上形成双重绝缘层。 然后，通过进行干蚀刻和湿法蚀刻处理来形成用于剥离的突起。 在发射极区域（16），基极区域（17）和集电极区域（18）的表面上形成具有钨基金属层的欧姆电极。

公开(公告)号：KR1020000027236A

公开(公告)日：2000-05-15

申请号：KR1019980045132

申请日：1998-10-27

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  이태우 ,  박성호

IPC: H01L29/70

Abstract: PURPOSE: A method is provided to enhance the reliability of a hetero-junction dipole transistor and to simplify electrode formation processes by using electrodes of the same OHmic metal for the emitter, base, and collector. CONSTITUTION: A vice collector layer(2), a collector layer(3), a base layer(4), and an emitter layer(5) are sequentially formed on a chemical semiconductor substrate. The emitter layer(5) is selectively etched to formed an emitter. The base layer(4) and the collector layer(3) are selectively etched to form a base and a collector. An emitter cap layer(7) is formed on the entire upper portion of the structure. A boundary portion of the collector of the emitter cap layer(7) and the emitter cap layer(7) is selectively etched to isolate the emitter cap layer(7) and the collector. An OHmic electrode is formed on the emitter cap layer(7).

Abstract translation: 目的：提供一种提高异质结偶极晶体管可靠性的方法，并通过使用相同的OHmic金属的电极用于发射极，基极和集电极来简化电极形成过程。 构成：在化学半导体衬底上依次形成副集电极层（2），集电极层（3），基极层（4）和发射极层（5）。 选择性地蚀刻发射极层（5）以形成发射极。 选择性地蚀刻基底层（4）和集电体层（3）以形成基底和集电体。 发射器盖层（7）形成在结构的整个上部。 选择性地蚀刻发射极盖层（7）和发射极盖层（7）的集电极的边界部分以隔离发射极盖层（7）和集电极。 在发射极盖层（7）上形成OHmic电极。

公开(公告)号：KR1020000014894A

公开(公告)日：2000-03-15

申请号：KR1019980034520

申请日：1998-08-25

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  박문평 ,  이태우 ,  박철순

IPC: H01L29/70

CPC classification number: H01L29/66318 ,  H01L29/7371

Abstract: PURPOSE: A method of manufacturing a heterojunction bipolar transistor is provided to better high speed and high frequency characteristics by improving the junction capacitance between a base and a collector. CONSTITUTION: A method of manufacturing a heterojunction bipolar transistor comprises the steps of: sequentially forming a buffer layer, sub-collector layer, a base layer, an emitter layer and an emitter cap layer on a semiconductor substrate; forming an emitter electrode on a selected region of the emitter cap layer; etching for making a pattern while exposing a selected region of the base layer and forming a polyimide layer on both sidewalls of patterned emitter cap and emitter layer; forming a base electrode on a selected region of the exposed base layer; etching for making a pattern while exposing a part of the collector layer and forming P-SiN layer on both sidewalls of a patterned base and a part of the collector layer; etching a remaining collector layer and a part of the sup-collector layer to be formed of an opposite inclination while exposing a part of the sub-collector layer and forming a collector electrode on a selected region of a remaining sub-collector layer; and making the patterned base layer, the collector layer and the sub-collector layer become a non-device region by thermal treatment.

Abstract translation: 目的：通过改善基极和集电极之间的结电容，提供了制造异质结双极晶体管的方法，以获得更好的高速和高频特性。 构成：制造异质结双极晶体管的方法包括以下步骤：在半导体衬底上依次形成缓冲层，副集电极层，基极层，发射极层和发射极盖层; 在所述发射极盖层的选定区域上形成发射极; 蚀刻用于在暴露基底层的选定区域并在图案化发射极帽和发射极层的两个侧壁上形成聚酰亚胺层的同时形成图案; 在所述暴露的基底层的选定区域上形成基极; 蚀刻用于在露出集电极层的一部分并在图案化基底和集电极层的一部分的两个侧壁上形成P-SiN层的同时形成图案; 在剩余的副集电极层的选定区域上暴露一部分副集电极层并形成集电极，蚀刻余下的集电极层和集电极层的一部分，以形成相反的倾斜度; 并且通过热处理使图案化基底层，集电体层和副集电极层成为非器件区域。

公开(公告)号：KR1020000008969A

公开(公告)日：2000-02-15

申请号：KR1019980029097

申请日：1998-07-20

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  박철순

IPC: H01L29/70

Abstract: PURPOSE: A heterojunction bipolar transistor with hybrid base is provided to reduce a parasitic resistible component of a base layer and a parasitic capacitance component of a base-collector junction. CONSTITUTION: On an upper portion of a first semiconductor substrate(201), a first buffer layer film(202), a sub-collector layer film(203), a collector layer film(204), and a first base layer film(205) are deposited sequentially to form a first epi layer for connecting a base and a collector. And, on an upper portion of a second semiconductor substrate(210), a second buffer layer film(209), a sub-emitter layer film(208), an emitter layer film(207), and a second base layer film(206) are deposited sequentially to form a second epi layer for connecting a base and a collector. The first and second base layer films are heavily doped, such that it is unnecessary to etch the base layer film.

Abstract translation: 目的：提供具有混合基极的异质结双极晶体管，以减少基极层的寄生电阻分量和基极集电极结的寄生电容分量。 构成：在第一半导体基板（201）的上部，形成有第一缓冲层膜（202），副集电极层膜（203），集电体膜（204）和第一基底膜（205） ）顺序沉积以形成用于连接基底和收集器的第一外延层。 并且，在第二半导体衬底（210）的上部，具有第二缓冲层膜（209），副发射极层膜（208），发射极层膜（207）和第二基底膜（206） ）顺序地沉积以形成用于连接基底和收集器的第二外延层。 第一和第二基底层膜是重掺杂的，使得不需要蚀刻基底层膜。

公开(公告)号：KR1019990043762A

公开(公告)日：1999-06-15

申请号：KR1019970064804

申请日：1997-11-29

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  김일호 ,  염병렬

IPC: H01L29/737

Abstract: 본 발명은 이종접합 쌍극자 트랜지스터 전자 소자에 대한 것으로, 에미터층 박막에서 주입되어 베이스층 박막을 통하여 컬렉터층 박막으로 이동하는 전자에 적절한 방향의 자계에 의한 힘을 가하여 줌으로써 소자의 고속 동작 특성을 개선하기 위한 자계효과 이종접합 쌍극자 트랜지스터 소자에 관한 것이다.
종래의 이종접합 쌍극자 트랜지스터 소자에 있어서, 소자의 동작속도는 베이스층 박막 및 베이스-컬렉터 공간 전하층과 컬렉터층 박막을 이동하는 전자의 이동속도에 의하여 주로 결정되어 왔다. 특히 베이스-컬렉터 공간 전하층과 컬렉터층 박막의 이동속도는 전계에 의하여 결정되는 물질 정수인 전자 포화속도에 의하여 결정되어 소자의 동작속도를 제한되는 문제가 있어 왔다.
따라서, 본 발명은 베이스-컬렉터 공간 전하층과 컬렉터층 박막을 통과하는 전자에 전계뿐만 아니라 자계를 동시에 인가할 수 있는 소자 구조를 제안하여 이종접합 쌍극자 트랜지스터 소자의 동작속도 성능을 향상시킬 수 있도록 한다.

公开(公告)号：KR1019990041055A

公开(公告)日：1999-06-15

申请号：KR1019970061586

申请日：1997-11-20

Applicant: 한국전자통신연구원

Inventor： 박문평 ,  염병렬 ,  김일호 ,  박성호 ,  이태우

IPC: H01L21/265

Abstract: 본 발명은 실리콘을 n형 불순물로 사용하는 3-5족 화합물 반도체의 오믹접촉(ohmic contact)을 형성하는 방법에 관한 것으로, 반도체 표면에 고농도의 실리콘 이온을 주입하여 실리콘 이온주입층을 형성하고, 상기 실리콘 이온주입층위에 팔라듐 박막, 확산 방지막 및 금속 배선막을 차례로 적층한 후, 기판을 열처리하여 상기 실리콘 이온주입층과 팔라듐 박막을 팔라듐 실리사이드화하는 것에 의해 3-5족 화합물 반도체와 금속 배선막사이에 오믹 접촉을 형성한다. 본 발명은 갈륨비소(GaAs), 알루미늄갈륨비소(AlGaAs),인듐갈륨비소(InGaAs), 인듐인(InP), 인듐갈륨인(InGaP) 등 실리콘을 n형 불순물로 사용하는 모든 3-5족 화합물 반도체에 오믹접촉을 형성 하기 위해 적용될 수 있다.

公开(公告)号：KR1019990038944A

公开(公告)日：1999-06-05

申请号：KR1019970058836

申请日：1997-11-07

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박성호 ,  박문평 ,  염병렬

IPC: H01L31/12 ,  H01L27/14

Abstract: 본 발명은 광 소자와 전자 소자를 동일 기판상에 형성하고 결합하여 광 통신 시스템 등에서 전송된 광 신호를 직접 전기 신호로 변환시킬 수 있는 결합 소자의 구조에 관한 것으로, 기존의 광 소자와 전자 소자의 경우에는 각각의 광소자와 전자 소자를 별도로 제작, 패키지하여 모듈로 만들어서 결합하거나 또는 와이어 본딩 등을 이용하여 함께 패키지하는 방법을 이용하였으나 본원 발명은 기판의 일측에 전자 소자로서 이종접합 쌍극자 트랜지스터를 제조하고, 기판의 타측에 광 소자로서 PIN 광 다이오드를 제조하여 서로 전기적으로 연결한 구성을 가지고 있다. 따라서 본원 발명은 전자 소자와 광 소자의 결합, 연결 과정에서 발생하는 각종 기생 성분을 제거할 수 있어 소자의 성능을 향상시킬 수 있다.

公开(公告)号：KR1019990015390A

公开(公告)日：1999-03-05

申请号：KR1019970037495

申请日：1997-08-06

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L29/68

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
화합물 반도체 장치 제조 방법.
2. 발명이 해결하고자 하는 기술적 과제
화합물 반도체 소자 제조 방법에 있어서, 전력 소자의 동작중에 발생하는 열 방출을 효율적으로 제어할 수 있는 그러한 비아홀의 형성 방법을 개선시킨 화합물 반도체 소자의 제조 방법을 제공함을 그 목적으로 한다.
3. 발명의 해결 방법의 요지
화합물 반도체 기판 상부에 패드 전극 패턴을 형성하는 제1단계; 상기 제1단계의 공정을 마친 화합물 반도체 기판의 이면에 서로 다른 재료로 구성된 2중 식각 마스크 패턴을 형성하는 제2단계; 상기 제2단계에서 형성된 마스크 패턴을 이용하여 상기 화합물 반도체 기판의 이면의 소정 두께를 습식 식각공정하는 제3단계; 상기 제3단계후의 노출된 화합물 반도체 기판의 이면에 이온 주입을 실시하는 제4단계; 및 상기 제4단계후에 격자 정합이 파괴된 노출된 화합물 반도체 기판의 이면을 건식 식각 공정한다.
4. 발명의 중요한 용도
반도체 장치 제조 공정에 이용됨.