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公开(公告)号：KR1020010064229A
公开(公告)日：2001-07-09
申请号：KR1019990062379
申请日：1999-12-27
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A DAB(Digital Audio Broadcasting) system in an FM(Frequency Modulation) band is provided to implement a DAB service and to maintain a data transmission speed, and to easily convert an analog broadcasting into a digital broadcasting. CONSTITUTION: A DAB(Digital Audio Broadcasting) system installs a hybrid DAB system applied to a channel having an existing analog FM(Frequency Modulation) signal and an all digital DAB system applied to a channel not-having the analog FM signal, and perform a DAB in an FM band. The hybrid DAB system performs an FM relating to a sampling signal to generate an FM signal. The hybrid DAB system performs an audio coding, a channel coding, an interleaving relating to the sampling signal, and modulates the signal by an OFDM(Orthogonal Frequency Division Multiplexing) modulator to generate a DAB signal. The all digital DAB system performs the audio coding, the channel coding, the interleaving relating to a sampling audio signal and modulates the sampling audio signal by the OFDM modulator to generate the DAB signal, then transmits the DAB signal to the FM band.
Abstract translation: 目的：提供FM（频率调制）频带中的DAB（数字音频广播）系统来实现DAB服务并保持数据传输速度，并且可以容易地将模拟广播转换成数字广播。 规定：DAB（数字音频广播）系统将应用于具有现有模拟FM（频率调制）信号和全数字DAB系统的信道的混合DAB系统安装到不具有模拟FM信号的信道上，并执行 DAB在FM频段。 混合DAB系统执行与采样信号相关的FM以产生FM信号。 混合DAB系统执行音频编码，信道编码，与采样信号相关的交织，并通过OFDM（正交频分复用）调制器对信号进行调制以产生DAB信号。 全数字DAB系统执行音频编码，信道编码，与采样音频信号相关的交织，并通过OFDM调制器调制采样音频信号以产生DAB信号，然后将DAB信号发送到FM频带。
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公开(公告)号：KR100199001B1
公开(公告)日：1999-06-15
申请号：KR1019960068953
申请日：1996-12-20
Applicant: 한국전자통신연구원
IPC: H03M7/00
Abstract: 본 발명은 디지털 방송에 쓰이는 OFDM-DPSK 시스템에서 DFR(Decision Feedback Receiver) 기법을 이용하여 위상 차분 디코더(differential-phase decoder)의 구성을 변경함으로써 복조 성능을 개선한 OFDM-DPSK 수신기에 관한 것으로서, 본 발명의 OFDM-DPSK 복조기는 현재 입륵된 표본값과 이전의 표본값 사이의 시간차를 위한 제1딜데이 수단과, 현재 입력된 표본값과 이전의 표본값들을 궤환선형합으로 표현된 값을 내적하는 내적 수단과, 상기 이전의 표본값들의 궤한선형합으로 표현된 값과 상기 내적 수단의 출력값의 시간차를 구하는 제2딜레이 수단과, 상기 이전의 표본값들의 궤환선형합으로 표현된 값의 시간차를 구하는 제3딜레이 수단과, 상기 제2 및 제3딜레이 수단의 결과를 혼합하는 믹서수단과, 상기 제1딜레이 수단의 결과와 상기 믹서 수단의 값을 합하는 가산 수단 으로 구성되는 위상차분 디코더를 갖는다.
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公开(公告)号：KR100155327B1
公开(公告)日：1998-11-16
申请号：KR1019950053621
申请日：1995-12-21
Applicant: 한국전자통신연구원
Abstract: 본 발명은 광통신을 이용한 CDMA마이크로셀 시스템 구조에 관한 것으로서, CDMA 마이크로셀 셀룰라 시스템에 있어서, 순방향 채널에서는 셀렉터(40)의 다음단에 광송수신부(50)를 설치하고, 역방향 채널에서는 2 : 1 다중화기(150) 다음단에 광송수신부(50)를 설치하므로써, 기존의 방식과는 달리 디지틀 광전송 방식을 사용하기 위한 별도의 A/D 및 D/A 변환기가 필요 없고, 이로 인하여 광송수신부에서 필요로하는 병렬-직렬 및 직렬-병렬 변환기를 제거할 수 있으며 또한 A/D 및 D/A 변환기에 의한 양자화 잡음 및 슈프리어스 잡음을 줄일 수 있어 경제적이고, 특성이 좋은 시스템으로 구성할 수 있다.
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公开(公告)号：KR1019980050174A
公开(公告)日：1998-09-15
申请号：KR1019960068953
申请日：1996-12-20
Applicant: 한국전자통신연구원
IPC: H03M7/00
Abstract: 본 발명은 디지털 방송에 쓰이는 OFDM-DPSK 시스템에서 DFR(Decision Feedback Receiver) 기법을 이용하여 위상 차분 디코더(differential-phase decoder)의 구성을 변경함으로써 복조 성능을 개선한 OFDM-DPSK 수신기에 관한 것으로서, 본 발명의 OFDM-DPSK 복조기는 현재 입력된 표본값과 이전의 표본값 사이의 시간차를 위한 제 1 딜레이 수단과, 현개 입력된 표본값과 이전의 표본값들의 궤환선형합으로 표현된 값을 내적하는 내적 수단과, 상기 이전의 표본값들의 궤환선형합으로 표현된 값과 상기 내적 수단과, 상기 이전의 표본값들의 궤환선형합으로 표현된 값과 상기 내적 수단의 출력값의 시간차를 구하는 제 2 딜레이 수단과, 상기 이전의 표본값들의 궤환선형합으로 표현된 값의 시간차를 구하는 제 3 딜레이 수단과, 상기 제 2 및 제 3 딜레이 수단의 결과를 혼합하는 믹서 수단과, 상기 제 1 딜레이 수단의 결과와 상기 믹서 수단의 값을 합하는 가산 수단으로 구성되는 위상차분 디코더를 갖는다.
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公开(公告)号：KR1020080052399A
公开(公告)日：2008-06-11
申请号：KR1020070123248
申请日：2007-11-30
Applicant: 한국전자통신연구원
Abstract: A system and a method of schema-based static analysis for XQuery evaluation are provided to process reference of an XML schema definition promptly by allocatingg an index to the XML schema and maintaining the index in a memory. An XQuery parser(104) analyzes grammatical errors of the XQuery query by accepting an XQuery query input. The XQuery parser outputs an XQuery pass tree(106) if the errors do not exist. An XML(eXtensible Markup Language) schema parser(110) accepts XML schema definitions as input, performs a grammatical test, and outputs an accessible schema graph for the scheme definition which has no errors. A schema-based query static test engine(114) performs a static test to the XQuery parse tree by using the schema graph inputted from the XML schema parser.
Abstract translation: 提供了一种用于XQuery评估的基于模式的静态分析的系统和方法，用于通过为XML模式分配索引并将索引维护在内存中来及时处理XML模式定义的引用。 XQuery解析器（104）通过接受XQuery查询输入来分析XQuery查询的语法错误。 如果错误不存在，则XQuery解析器输出XQuery传递树（106）。 XML（可扩展标记语言）模式解析器（110）接受XML模式定义作为输入，执行语法测试，并输出无错误的方案定义的可访问模式图。 基于模式的查询静态测试引擎（114）通过使用从XML模式解析器输入的模式图执行XQuery解析树的静态测试。
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Patent Agency Ranking
公开(公告)号：KR1020060067126A
公开(公告)日：2006-06-19
申请号：KR1020050060182
申请日：2005-07-05
Applicant: 한국전자통신연구원
IPC: G06F17/30
CPC classification number: G06F17/30516 , G06F17/30929
Abstract: 본 발명은 연속되어 입력되는 XML 문서 스트림을 주기적으로 서비스(웹서비스, JMS) 호출로 연계하는 방법에 관한 것으로, 유비쿼터스 컴퓨팅 환경의 XML 데이터 스트림 처리기에서 XML 문서에 대한 연속질의(Continuous Query)의 결과로 생성되는 XML 문서를 서비스(웹서비스, JMS) 호출로 변환시킴으로써, 연속질의를 이용하여 정의한 컨텍스트(상황, 狀況)와 이에 대한 서비스(웹서비스, JMS)를 자동으로 연계할 수 있도록 하는 효과가 있다.
XML 문서, 웹서비스, JMS, 유비쿼터스, 연속질의, 컨텍스트Abstract translation: 本发明的结果周期性地服务（web服务，JMS）涉及一种方法，用于与呼叫，连续查询（连续查询），以在无处不在的计算环境的XML文档流的XML数据流处理器的XML文档关联是连续输入 （Web服务，JMS），可以通过转换由服务生成的XML文档自动链接由连续查询定义的上下文（情况，情况）和服务（Web服务，JMS） 有。
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公开(公告)号：KR100341399B1
公开(公告)日：2002-06-22
申请号：KR1020000004110
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: 본 발명은 고속퓨리에변환(FFT : Fast Fourier Transform) 프로세서에 효율적으로 이용되는 병렬 셔플메모리에 관한 것이다. 종래에는 크기가 다른 두 개의 FFT로 구성된 병렬 구조의 FFT 프로세서를 구현할 경우, 두 개의 FFT의 크기가 서로 다르므로 전치메모리를 이용할 수 없으며, 여러 개의 데이터가 동시에 입출력되어야 하므로 하나의 순차 셔플 메모리를 이용하면 하드웨어의 비용이 높아진다.
따라서, 본 발명의 셔플 메모리회로는, 입력단자로부터 입력되는 8 개의 입력데이터를 8 개의 서로 다른 메모리유닛에 저장하기 위한 입력경로를 결정하며, 상기 입력경로 상에서 데이터 충돌이 발생하지 않도록 상기 입력단자와 상기 메모리 유닛 사이를 연결하는 오메가 네트워크와; 상기 오메가 네트워크를 통해 입력되는 데이터를 저장하는 상기 8 개의 메모리 유닛; 상기 8 개의 메모리 유닛으로부터 각각 출력되는 8 개의 출력 데이터를 8 개의 서로 다른 출력단자로 출력하는 출력경로를 결정하며, 상기 출력경로 상에서 데이터의 충돌이 발생하지 않도록 상기 메모리 유닛과 출력단자 사이를 연결하는 역오메가 네트워크; 및 상기 8 개의 메모리 유닛에 주소를 공급하는 주소 발생기를 포함하여, 행(열) 우선순위로 입력되는 병렬 입력데이터를 열(행) 우선순위의 병렬 출력데이터로 변환하여 출력하도록 한다.-
公开(公告)号：KR1020010076755A
公开(公告)日：2001-08-16
申请号：KR1020000004110
申请日：2000-01-28
Applicant: 한국전자통신연구원
IPC: G06F17/14
Abstract: PURPOSE: A parallel shuffle memory circuit having a parallel input/output structure is provided to be used in an FFT(fast fourier transform) processor by solving an increase of hardwares being generated in embodying an FFT processor of a parallel structure constructed by two different sized FFT using a parallel shuffle memory having a parallel input/output structure. CONSTITUTION: An omega network(610) decides an input path for storing 'N' pieces input data being inputted from an input terminal to different 'N' piece memory units(630), and connects the input terminal to the memory units for preventing data from being collided in the input path. At least 'N' piece memory units(630) store data being inputted through the omega network(610). A reverse omega network(620) decides an output path for storing 'N' pieces output data being outputted from an output terminal to different 'N' piece output terminals, and connects the memory units(630) to the output terminals for preventing data from being collided in the output path. An address generator(640) supplies addresses to the 'N' piece memory units(630). Parallel input data being inputted as row(column) priority order is converted into parallel output data being inputted as column(row) priority order.
Abstract translation: 目的：提供一种具有并行输入/输出结构的并行混洗存储器电路，用于FFT（快速傅里叶变换）处理器中，通过解决在体现由两个不同大小构成的并行结构的FFT处理器中产生的硬件的增加 使用具有并行输入/输出结构的并行随机存储器进行FFT。 构成：Ω网络（610）决定用于将从输入端子输入的“N”个输入数据存储到不同的“N”个存储器单元（630）的输入路径，并且将输入端子连接到存储器单元以防止数据 不会在输入路径中相撞。 至少“N”个存储单元（630）存储通过ω网络（610）输入的数据。 反向ω网络（620）决定用于将从输出端子输出的“N”个输出数据存储到不同的“N”个输出端子的输出路径，并且将存储器单元（630）连接到输出端子，以防止数据 在输出路径中相撞。 地址发生器（640）将地址提供给“N”个存储单元（630）。 作为行（列）优先级顺序输入的并行输入数据被转换成作为列（行）优先顺序输入的并行输出数据。
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公开(公告)号：KR1019990051730A
公开(公告)日：1999-07-05
申请号：KR1019970071098
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H04B1/62
Abstract: 본 발명은 신경망 회로를 이용한 전치보상 자동 제어기를 갖는 전치 보상형 선형 증폭기의 구조에 관한 것이다.
종래의 전치보상형 선형 증폭기는 진폭 및 위상의 보상 방법은 고정된 값을 사용하거나 입력 신호의 크기에 따라 그 보상의 정도를 제어하는 두 가지 방식이 있으며, 이 중에서 입력 신호의 크기에 따라 그 보상의 정도를 제어하는 방식이 좋은 성능을 갖는다. 그러나 이 방식은 주로 디지털 제어기를 사용하여 보상치를 계산하고 적용하기 때문에 디지털 제어기가 계산하여야 하는 처리 시간만큼 신호 처리가 지연되는 단점이 있다.
이러한 문제점을 해결하기 위하여 본 발명에서는 아날로그 제어기인 신경망회로를 이용하여 제어 신호 발생을 위한 처리시간을 현저히 감소시킬 수 있는 신경망 회로를 이용한 전치보상 자동 제어기를 갖는 선형 증폭기의 구조가 제시된다.-
公开(公告)号：KR100171024B1
公开(公告)日：1999-03-30
申请号：KR1019950053622
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H04B1/16
Abstract: 본 발명은 피드포워드(Feedforward) 방식의 선형화회로에 관한 것으로서, 피드포워드 방식과 백-패스(Back-pass)를 혼합한 새로운 회로로서, 지금까지 피드포워드방식만을 사용할 때는 왜곡신호를 만족할 만한 레벨로 억압시키기 위해 정밀도 유지 및 많은 시간의 튜닝작업을 필요로 했지만, 백-패스를 통해 증폭기 출력에서 왜곡신호 자체를 일정 정도 줄일 수 있으므로 피드포워드회로의 선형성 개선 부담을 줄일 수 있는 것이다.
이러한 본 발명은 고출력 증폭기의 선형화에 그대로 적용될 수 있으며, 특히 이동통신, 위성 통신과 같이 다수 채널을 사용하는 시스템의 신호 증폭단에 적용될 수 있다. 또한, QPSK와 같이 위상 변조 방식을 사용하는 시스템에 적용할 경우 선형 증폭으로 인해 위상 왜곡을 줄일 수 있는 장점이 있다.
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