公开(公告)号：KR100260518B1

公开(公告)日：2000-07-01

申请号：KR1019970048564

申请日：1997-09-24

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  신상석 ,  윤석한

IPC: G06F13/00

Abstract: PURPOSE: An apparatus and a method for controlling a non-maskable interrupt signal are provided to transfer an urgent external event to a processor quickly and effectively, by including a processor interface unit, a control circuit and an interrupt control register, a to enable the interrupt signal to be driven and withdrawn, by using the data stored in the register. CONSTITUTION: An NMIC(Non-Maskable Interrupt Controller)(102) is connected to a processor(101) via a processor bus(106) and an NMI signal(107). Three external signals of an urgent interrupt signal(103), a reset signal(104) and a clock signal(105) are inputted into the NMIC(102). The NMIC(102) transfers the urgent event applied from outside, to the processor(101) via the NMI signal(107). The NMIC(102) includes a processor interface circuit(108), a control circuit(109), an interrupt control register(110) and an internal bus(111). The processor interface circuit(108) provides a register read path between the processor(101) and the NMIC(102) via the processor bus(106). The interface circuit(108) and the register(110) are connected to each other via the internal bus(111). The circuit(109) controls all internal resources and connection signals of the NMIC(102).

Abstract translation: 目的：提供一种用于控制不可屏蔽中断信号的装置和方法，通过包括处理器接口单元，控制电路和中断控制寄存器来快速有效地将紧急外部事件传送到处理器，以使能 通过使用存储在寄存器中的数据来驱动和撤销中断信号。 构成：NMIC（不可屏蔽中断控制器）（102）经由处理器总线（106）和NMI信号（107）连接到处理器（101）。 将紧急中断信号（103），复位信号（104）和时钟信号（105）的三个外部信号输入到NMIC（102）。 NMIC（102）经由NMI信号（107）将从外部施加的紧急事件传送到处理器（101）。 NMIC（102）包括处理器接口电路（108），控制电路（109），中断控制寄存器（110）和内部总线（111）。 处理器接口电路（108）经由处理器总线（106）在处理器（101）和NMIC（102）之间提供寄存器读取路径。 接口电路（108）和寄存器（110）经由内部总线（111）彼此连接。 电路（109）控制NMIC（102）的所有内部资源和连接信号。

公开(公告)号：KR1020000032983A

公开(公告)日：2000-06-15

申请号：KR1019980049623

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 한종석 ,  한우종 ,  윤석한

IPC: H04L12/58

Abstract: PURPOSE: The structure of a packet for multi cast transmission in layer crossbar interconnection network and the method thereof are provided to reduce whole transmission delay time by proceeding the transaction by one multi cast transmission and to improve the system performance by efficiently using the interconnection network. CONSTITUTION: A packet(201) consists of a head part(202) and a data part(203). The head part (202) is divided into tags(204a-204d), multi cast support flits(205a-205d) and a control information flit(206). The data part(203) is composed of a plurality of data flits(207a-207p) by the unit of a flit having a magnitude of n byte. The packet(201) is generated in a transmitting node inside of a cluster and transmitted to a receiving node via a layer crossbar interconnection network. The transmitting node appoints a packet class field PC(208), a multi cast information field MC(209), an emergency transmission field E(210), a broadcast information field B(211), and an address field Dtag(212), and transmits them to the layer crossbar interconnection network.

Abstract translation: 目的：提供层交叉网络中的多播传输分组的结构及其方法，通过一个多播传输进行事务来减少整个传输延迟时间，并通过有效利用互连网络提高系统性能。 构成：分组（201）由头部（202）和数据部分（203）组成。 头部（202）被分成标签（204a-204d），多播支持模式（205a-205d）和控制信息窗口（206）。 数据部分（203）由具有大小为n字节的飞行单元的多个数据流（207a-207p）组成。 在群集内的发送节点中生成分组（201），经由层交叉网络将其发送到接收节点。 发送节点指定分组类别字段PC（208），多播信息字段MC（209），紧急发送字段E（210），广播信息字段B（211）和地址字段Dtag（212） 并将它们发送到层交叉网络互连网络。

公开(公告)号：KR1020000032809A

公开(公告)日：2000-06-15

申请号：KR1019980049406

申请日：1998-11-18

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  한우종 ,  윤석한

IPC: G06F9/46

Abstract: PURPOSE: An interrupt acknowledge controller and control methods for single signal interrupt processor is disclosed to quick and efficiently provide vector to the processor and to control interrupt acknowledge with interrupt acknowledge controller. CONSTITUTION: An interrupt acknowledge controller and the control methods for single signal interrupt processor is initiated with interrupt register bit reading 0(s301). The interrupt acknowledge controller checks if the local bus displays INTA signal of 1(s302). If not 1 repeat (s302), if 1 check whether IAC's ITYPE signal value is 3(s303). If 3, set TIV field's value through local bus' DATA signal, local bus' DONE signal to 1 and processed IACK signal of IAC as 1(s304) and go to (s310). If ITYPE's value is not 3, check if it is 2(s305). If 2, set DATA signal's SLIV field value, local bus' DONE signal as 1, IACK signal as 1, go to step 310(s306). If ITYPE value is not 2 in (s305), check if ITYPE signal is 1(s307). If 1, set IPIV field value of local bus' data signal and DONE signal as 1, IACK signal as 1, go to step 310(s308). If ITYPE signal value is not 1 in (s307), set local bus' DONE signal as 1, IACK signal as 1, and in (s310), check if INTA signal is 0(s309). If not 0 repeat (s310), and if 0 deassert local bus' DATA signal set local bus' DONE signal as 0, IACK signal as 0 and repeat from step 302(s311).

Abstract translation: 目的：公开一种用于单信号中断处理器的中断确认控制器和控制方法，以快速有效地向处理器提供向量，并通过中断确认控制器控制中断确认。 构成：中断确认控制器和单信号中断处理器的控制方式由中断寄存器位读为0（s301）启动。 中断确认控制器检查本地总线是否显示INTA信号为1（s302）。 如果不是1重复（s302），如果1检查IAC的ITYPE信号值是否为3（s303）。 如果3，通过本地总线“DATA”信号，本地总线“DONE”信号设置为1，并将IAC的IACK信号处理为1（s304）并转到（s310），设置TIV字段的值。 如果ITYPE的值不是3，请检查是否为2（s305）。 如果2，设置DATA信号的SLIV字段值，局部总线'DONE信号为1，IACK信号为1，转到步骤310（s306）。 如果（s305）中ITYPE值不为2，请检查ITYPE信号是否为1（s307）。 如果1，将本地总线'数据信号和DONE信号的IPIV字段值设置为1，将IACK信号设置为1，转到步骤310（s308）。 如果（s307）中ITYPE信号值不为1，则将本地总线'DONE信号设为1，IACK信号为1，在（s310）中，检查INTA信号是否为0（s309）。 如果不是0重复（s310），并且如果0将本地总线'DATA信号设置为本地总线'DONE信号为0，则IACK信号为0并从步骤302（s311）重复）。

公开(公告)号：KR1020000030955A

公开(公告)日：2000-06-05

申请号：KR1019980044348

申请日：1998-10-22

Applicant: 한국전자통신연구원

Inventor： 박경 ,  최성훈 ,  한우종 ,  윤석한

IPC: G06F15/76

Abstract: PURPOSE: A single chip multi-processing microprocessor having exclusive synchronization register file is provided to improve the performance of the system using the single chip multi-processing microprocessor by preventing busy-retry generated in the internal bus and external matching. CONSTITUTION: A microprocessor has a plurality of instruction level parallelism(ILP) processor, an internal bus(30) for connecting the ILP processors(10), and an exclusive synchronization register file(20) having multiple ports for performing the synchronization instruction by simultaneously accessing to the ILP processor. Since the exclusive synchronization register file stores locking variables temporarily, the address conversion and memory access possibly generated while performing the general synchronization instruction by performing a synchronization instruction for a locking variable.

Abstract translation: 目的：提供具有独占同步寄存器文件的单芯片多处理微处理器，通过防止内部总线产生的繁忙重试和外部匹配来提高使用单芯片多处理微处理器的系统性能。 构成：微处理器具有多个指令级并行（ILP）处理器，用于连接ILP处理器（10）的内部总线（30）和具有用于同时执行同步指令的多个端口的排他同步寄存器文件（20） 访问ILP处理器。 由于独占同步寄存器文件临时存储锁定变量，所以通过执行锁定变量的同步指令来执行通用同步指令时可能产生地址转换和存储器访问。

公开(公告)号：KR100246541B1

公开(公告)日：2000-03-15

申请号：KR1019970048276

申请日：1997-09-23

Applicant: 한국전자통신연구원

Inventor： 김정훈 ,  지동해 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 병렬 컴퓨터에서 수행되는 병렬 프로그램에 있어서 성능의 평가 및 개선을 위해 요구되는 성능 데이터의 추출 방법에 관한 것이다.
병렬 프로그램의 실행시간 정보를 사건(Event)으로 정의하는 과정과 병렬 프로그램의 실행시간에 사건정보를 수집하여 사건추적화일에 저장하는 과정을 통해 성능 데이터가 생성된다. 사용자는 사건포획 라이브러리(Event Capture Library)에서 제공되는 인터페이스 함수들을 단지 병렬프로그램의 적정 부분에 삽입함으로서 사건 레코드가 사건추적화일에 기록된다. 사건포획 라이브러리는 이식성이 없는 시스템 종속적인 내부함수층(시스템 종속층), 이식성 있는 내부함수층(기본층) 및 사용자가 직접 호출할 수 있는 외부함수층(인터페이스층)의 3개 층으로 구성된다. 사건 레코드들이 포함하는 성능 데이터는 기 개발된 성능감시기의 분석기 및 가시화기를 통하여 사용자에게 병렬 프로그램의 성능 분석 정보를 제공하므로서 그 프로그램에 대한 병렬성 확인과 내부 구조의 이해 및 개선에 필요한 정보를 제공하고, 성능 측면의 오류를 디버깅하며, 성능을 분석할 수 있도록 한다.

公开(公告)号：KR100218666B1

公开(公告)日：1999-09-01

申请号：KR1019970012106

申请日：1997-04-02

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: H04L12/801 ,  H04L12/833 ,  H04L12/927 ,  H04L12/18

Abstract: 본 발명은 여러개의 노드로 구성된 병렬 컴퓨터 시스템에서 다단계 상호 연결망을 통하여 패킷을 전송하기 위한 패킷 경로 제어 방법에 관한 것으로, 긴급 전송 여부, 브로드캐스트 전송 여부, 상호 연결망의 구성 형태, 노드 식별자 등의 기본 전송 정보를 이용하여 최단 경로로 패킷을 신속하게 전송하고 경로가 막히거나 정체될 경우 이용 가능한 다른 경로를 사용하여 효과적으로 패킷을 전송할 수 있도록 경로 제어 태그를 생성함으로써 노드간 패킷 전송 효율을 극대화할 수 있는 다단계 상호 연결망을 위한 경로 제어 태그 생성 방법이 제시된다.
본 발명에 따른 경로 제어 태그 생성 방법은 최대 128개까지의 노드가 연결될 수 있는 병렬 컴퓨터 시스템에 적용하기 위한 것으로, 기본 전송 정보를 이용하여 전송 대상 패킷에서 요구되는 경로 제어 태그의 개수를 파악한 후 긴급 플래그, 브로드캐스트 정보, 수신 노드 식별자 등을 참조하여 각각의 태그를 순서대로 생성한다.

公开(公告)号：KR100176077B1

公开(公告)日：1999-05-15

申请号：KR1019960056399

申请日：1996-11-22

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한 ,  임기욱

IPC: G06F13/00

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템 및 패킷 상호 연결망에 관한 것으로, 송신 메시지에 대한 전송 응답의 처리를 효과적으로 수행하기 위해 메시지 송신 인터페이스에 전송 응답 처리 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답의 처리를 신속하게 수행할 수 있는 전송 처리 응답 처리 제어기 및 그 제어 방법이 제시된다.

公开(公告)号：KR100170507B1

公开(公告)日：1999-03-30

申请号：KR1019950024213

申请日：1995-08-05

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  윤석한

IPC: G06F9/46

Abstract: 본 발명은 멀티프로세서 인터럽트 처리기에서의 인터럽트 수신용 메시지 큐의 제어방법에 관한 것으로서, 그 특징은, 긴급 메시지 저장수단과 소정개수의 일반 메시지 저장수단들과 제어상태 저장수단을 포함한 멀티프로세서 인터럽트 처리기를 제어하기 위한 인터럽트 수신용 메시지 큐의 제어 방법에 있어서, 상기 멀티프로세서 인터럽트 처리기가 초기화되는 제1과정과, 현상태가 응답회신 상태인지와 수신 메시지에 전송 오류가 없는지와 상기 수신 메시지가 일반 메시지인지를 판단하는 제2과정과, 상기 제2과정에서 현상태가 응답회신 상태이고 상기 수신 메시지에 전송 오류가 없고 상기 수신 메시지가 일반 메시지로 판단되면, 상기 일반 메시지 저장수단에 상기 수신 메시지를 저장하는 제3과정과, 상기 제2과정에서 현상태가 응답회신상태가 � ��니거나 상기 수신 메시지에 전송 오류가 있거나 상기 수신 메시지가 긴급 메시지로 판단되면, 상기 제어상태 저장수단의 일부 비트들을 '비유효'를 나타내도록 설정하는 제4과정 및 상기 제3과정 또는 제4과정 수행 후, 상기 제2과정으로 진행하는 제5과정을 포함하는 데에 있고, 그 효과는 인터럽트를 2종류로 나누어 처리함으로써 보다 경제적으로 멀티프로세서 시스템을 운영하여 시스템의 속도를 종래보다 크게 증가시킨다는 데에 있다.

公开(公告)号：KR1019990016055A

公开(公告)日：1999-03-05

申请号：KR1019970038477

申请日：1997-08-12

Applicant: 한국전자통신연구원

Inventor： 한우종 ,  박경 ,  윤석한

IPC: G06F15/16

Abstract: 본 발명은 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법에 관한 것으로, 보조 프로세서 명령 수행시 예외 상황이 발생한 경우에는 대피 레지스터 화일을 이용하여 주프로세서가 보조 프로세서 명령을 입력할 때 레지스터 화일 상태를 보존하고 이후에 보조 프로세서로부터 예외 상황 발생 통보가 오면 보존된 상태로 되돌리는 방법을 사용하였다. 또한 상대적으로 작고 주프로세서가 빈번하게 사용되는 일차 캐시 사용에 따라 캐시 효율이 저하되는 문제점을 해결하기 위하여 일차 캐시 바이패스 기능을 제안하고, 주프로세서가 보조 프로세서로 명령어를 전송할 경우 수행 속도가 저하되는 문제점을 해결하기 위하여 별도의 레지스터 화일을 제공하여 프로세서의 병렬성을 높이고 효율성을 향상시킬 수 있는 다수의 주프로세서 및 보조 프로세서를 갖는 프로세서의 구조 및 보조 프로세서 공유 방법이 제시된다.

公开(公告)号：KR1019980039196A

公开(公告)日：1998-08-17

申请号：KR1019960058190

申请日：1996-11-27

Applicant: 한국전자통신연구원

Inventor： 모상만 ,  신상석 ,  윤석한

IPC: G06F13/38

Abstract: 본 발명은 메시지 전달 컴퓨터 시스템에서 패킷 상호 연결망을 통한 노드간 메시지 전송에 관한 것으로, 수신 메시지에 대한 전송 응답을 송신 노드에게 효과적으로 회신하기 위해 메시지 송신 인터페이스에 전송 응답 회신 제어기를 형성하여 별도의 프로세서를 사용하지 않고 하드웨어적으로 직접 제어함으로써 전송 응답을 신속하게 전송할 수 있는 전송 응답 회신 제어기 및 그 제어 방법이 제시된다.