公开(公告)号：KR1019990033433A

公开(公告)日：1999-05-15

申请号：KR1019970054790

申请日：1997-10-24

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  박문평 ,  이태우

IPC: H01L29/737

Abstract: 본 발명은 화합물 반도체를 이용한 집적 회로 소자 제조 방법에 관한 것으로, 특히 능동 소자로 사용되는 이종 접합 쌍극자 소자(HBT)의 에피 구조 속에 에피 저항층을 형성하여 큰 저항체로 이용함과 동시에 다양한 규격의 저항을 갖는 저항체를 동일 칩상에 구현함으로서 소자의 칩 면적을 감소시킬 수 있는 이종 접합 쌍극자 소자를 이용한 집적 회로 소자의 제조 방법에 관한 것이다.
종래 큰 저항이 일부 집적 회로 소자에서 요구되는 경우에는 저항체의 전체 길이를 매우 길게 해야 하기 때문에 불필요하게 칩 면적을 낭비함으로써 제조 원가를 높이게 되어, MMIC화하지 못하고 하이브리드 형태로 제조하는 경우가 많았다. 이 경우 예기지 않았던 전기적 기생 효과가 발생하여 집적 회로 소자의 성능 저하가 우려되는 등 많은 문제점이 도출되었다.
따라서, 본 발명은 밴드갭이 상이한 이종 접합 구조의 화합물 반도체로 이루어지는 집적 회로 소자에서 이종 접합 쌍극자 소자의 일부 에피 구조를 개선하여 컬렉터층 아래에 특정한 저항값을 갖도록 설계한 에피 저항층을 형성하고 상기 에피 저항층을 큰 저항체로 사용하고, 니켈 크롬 저항체를 전체 제조 공정과 호환되게 형성하여 미세 저항으로서 사용함으로써 집적 회로 소자의 칩 크기를 현격히 줄여 제조 단가를 낮추고, 성능을 향상시킨 집적 회로 소자를 제시한다.

公开(公告)号：KR100161198B1

公开(公告)日：1999-02-01

申请号：KR1019950053680

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박문평 ,  이태우 ,  송기문 ,  박성호

IPC: H01L21/331

Abstract: 본 발명은 이종접합 트랜지스터의 부콜렉터층을 이용한 고저항의 제조방법에 관한 것으로서, 반절연성 갈륨비소로 이루어진 반도체기판 상부의 부콜렉터층 상부에 저항을 형성하기 위한 소정의 영역을 노출시키는 감광막을 형성하는 제 1 과정과, 상기 부콜렉터층의 노출된 부분에 B
+ 이온을 주입한 후, 결정이 파괴되지 않은 부콜렉터층을 이용하여 저항을 형성하는 제 2 과정 및 상기 감광막을 제거한 후, 리프트 오프공정에 의해 저항 금속(Ohmic Metal)을 형성하는 제 3 과정을 포함하여 이루어져, 반절연성 갈륨비소 기판상부의 부콜렉터층에 B
+ 이온을 주입하는 간단한 공정과정을 통해서 결정이 파괴되지 않은 부콜렉터층을 이용하여 임의의 높은 저항값을 갖는 고저항을 제조할 수 있다.

公开(公告)号：KR1019970077354A

公开(公告)日：1997-12-12

申请号：KR1019960015260

申请日：1996-05-09

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  박문평

IPC: H01L21/331

Abstract: 본 발명은 이중 에미터 전극을 이용한 이종접합 바이폴라 트랜지스터(HBT)의 제조방법에 관한 것으로서, 종래기술에서 측벽 절연막만을 이용한 자기정렬 방법은 에미터 전극이 완벽한 수직형상에 의존해야 하는 문제점이 있으므로 이를 해결하기 위해, 통상적으로 성장된 이종접합 구조의 에피 웨이퍼상에 제1 및 제2에미터 전극금속을 순차로 증착시키는 공정과, 제2에미터 전극 아래로 제1에미터 전극층의 측방향 침식이 발생하도록 하는 공정과, 제1 및 제2에미터 전극주변을 둘러싸는 측벽 절연막을 형성하는 공정과, 이러한 측벽절연막을 마스크로 하여 베이스 표면까지 메사식각을 하고 베이스 전극을 증착시키는 제4과정을 포함하여 에미터와 베이스의 완전한 자기정렬을 구현하여 외부의 기생저항 및 커패시턴스를 줄이고, 이로 인해 고속특성이 게 향상된 이종접합 바이폴라 트랜지스터 소자 및 회로를 제작할 수 있는 효과가 있다.

公开(公告)号：KR1019970054347A

公开(公告)日：1997-07-31

申请号：KR1019950053684

申请日：1995-12-21

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  송기문 ,  박문평

IPC: H01L29/70

Abstract: 본 발명은 이종접합 바이폴라트랜지스터의 에피구조에 있어서, 에미터 메사식각시 식각되지 않는 에미터캡층을 이용하여 베이스 전극이 에미터전극에 대해 완전한 자기정렬이 이루어지도록 한 이종접합 바이폴라 트랜지스터의 제조방법에 관한 것으로서, 반절연성 화합물 반도체기판 상부에 부컬렉터층, 컬렉터층, 베이스층, 에미터층, 제1 및 제2에미터캡층을 순차적으로 결정성장하는 제1과정과, 제2에미터캡층 상부의 소정 부분에 에미터 전극을 형성하고, 에미터 전극을 마스크로 하여 제1에미터캡층이 노출되도록 제2에미터캡층을 이방성 식각하는 제2과정과, 에미터 전극과 잔류하는 제2에미터캡층을 마스크로 하여 베이스층이 노출되도록 제1에미터캡층과 에미터층을 등방성으로 메사식각하는 제3과정과, 베이스층 상부의 소정 부분에 에미터 극과 자기정렬되도록 베이스 전극을 형성하는 제4과정과, 베이스 전극이 형성되지 않은 부분의 베이스층과 컬렉터층을 부컬렉터층이 노출되도록 메사식각하고 부컬렉터층 상부의 소정 부분에 컬렉터 전극을 형성하는 제5과정과, 부컬렉터층의 소정 부분에 반도체기판과 겹쳐지도록 소자분리영역을 형성하는 제6과정을 포함하는 것을 그 특징으로 하며, 외부의 기생저항을 줄이고 고속특성이 향상된 HBT 소자를 제작할 수 있는 효과가 있다.

公开(公告)号：KR1019970052980A

公开(公告)日：1997-07-29

申请号：KR1019950050532

申请日：1995-12-15

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  박문평 ,  이태우 ,  편광의

IPC: H01L21/328

Abstract: 본 발명은 화합물 반도체 소자의 제조방법은 기존 HBT 소자의 에피층들에서 베이스층의 일부를 이온주입 및 활성화 방법으로 높은 저항값을 갖도록 하고, HBT 소자를 형성한 후, 소자분리 식각 공정시 저항체를 패턴닝하여 원하는 저항값을 갖는 저항체 패턴을 형성하였으므로, 하나의 기판에 HBT와 고정항값을 갖는 저항체를 MMIC화시켜 소자의 고집적화에 유리하고, 하이브리드 공정이 생략되고 기존의 공정에 이온주입 공정만이 추가되므로 공정이 간단하여 제조 단가를 절감할 수 있으며, 기생저항이나 기생용량을 감소시켜 고속 및 고주파 특성이 향상된다.

公开(公告)号：KR100352376B1

公开(公告)日：2002-09-11

申请号：KR1020000003184

申请日：2000-01-24

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  민병규 ,  이경호

IPC: H01L29/737

Abstract: 본 발명은 화합물반도체를 이용한 이종접합(heterojunction) 쌍극자(bipolar) 소자(HBT)의 제작방법에 관한 것으로서, 유무선 통신 부품에 요구되는 초고속 및 초고주파 특성을 구현하기 위해 에미터를 중심으로 소자의 크기가 축소됨에 따라 각종 기생요소를 축소시켜야 하는 바, 특히 최대공진주파수에 결정적인 영향을 미치는 베이스-컬렉터 사이의 접합용량(junction capacitance)을 크게 감소시킴으로써 소자의 특성을 개선시킬 수 있는 방법을 고안한 것이다.
이러한 본 발명은, 반도체 기판 상에 완충층과 부컬렉터층과 컬렉터층과 베이스층과 에미터층과 에미터캡층을 순차적으로 적층하여 HBT 에피기판을 제작하는 제 1 단계와; 상기 HBT 에피기판의 베이스층 위에 에미터 전극과 베이스 전극을 형성하고 상기 두 전극 위에 도핑되지 않은 실리콘질화막을 형성하는 제 2 단계; 상기의 결과물의 기판 전면에 아연이 도핑된 2차 실리콘질화막을 증착하고 활성화 열처리하여 상기 아연을 베이스층과 컬렉터층에 확산시키는 제 3 단계; 상기 아연이 확산된 컬렉터층을 역경사 형상으로 식각하고 상기 부컬렉터층 위에 컬렉터 전극을 증착하는 제 4 단계; 및 상기의 결과물에 질화 절연막을 도포하고 금속배선을 형성하는 제 5 단계를 포함한다.

公开(公告)号：KR100352375B1

公开(公告)日：2002-09-11

申请号：KR1019990062466

申请日：1999-12-27

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 박성호 ,  이태우 ,  박문평 ,  민병규 ,  이경호

IPC: H01L29/737

Abstract: 본발명은알루미늄갈륨비소(AlGaAs)/갈륨비소(GaAs)의화합물반도체로구성되는이종접합쌍극자트랜지스터(Heterojunction Bipolar Transistor : 이하 HBT 라함)의제작방법에관한것으로서, HBT 고유의초고속특성을저해하는외부베이스(extrinsic base) 표면에서의재결합전류발생을통제하도록하기위한것이다. 이러한본 발명에따른이종접합쌍극자트랜지스터의제조방법은, HBT 에피기판을제작하는제 1 단계와; 상기 HBT 에피기판의에미터와베이스영역을정의하는제 2 단계; 상기 HBT 에피기판위에감광막과저온에서성장된유전체박막을형성하고 2차례의플라즈마식각을수행하여오믹금속의리프트오프를위한표면돌출부를제작하는제 3 단계; 상기에미터와베이스영역의표면상에질화텅스텐/질소의조성경사를갖는질화텅스텐/텅스텐의금속다중층으로구성된내열성오믹전극을형성하는제 4 단계; 상기오믹전극을마스크층으로사용하여상기베이스영역의표면에알루미늄갈륨비소(AlGaAs) 공핍층을재성장하는제 5 단계; 및상기단계들의결과물에컬렉터전극을형성하고소자간분리를수행하여단위 HBT를제작하는제 6 단계를포함하여이루어진다.

公开(公告)号：KR100305593B1

公开(公告)日：2001-10-19

申请号：KR1019980034520

申请日：1998-08-25

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  박문평 ,  이태우 ,  박철순

IPC: H01L29/70

Abstract: 본 발명은 이종접합 쌍극자 소자의 제조 방법에 관한 것이다.
본 발명은 반도체 기판상에 완충층, 부컬렉터층, 컬렉터층, 베이스층, 에미터층 및 에미터 캡층을 순차적으로 형성하는 단계; 상기 에미터 캡층의 선택된 영역에 에미터 전극을 형성하는 단계; 상기 베이스층의 선택된 영역을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 에미터 캡 및 에미터층의 양측벽에 폴리이미드막을 형성하는 단계; 노출된 상기 베이스층상의 선택된 영역에 베이스 전극을 형성하는 단계; 상기 컬렉터층의 일부분을 노출시키면서 패턴을 형성하기 위한 식각 공정을 실시한 후, 패턴화된 베이스 및 일부 컬렉터층의 양측벽에 P-SiN막을 형성하는 단계; 상기 부컬렉터층의 일부분을 노출시키면서 잔류 컬렉터층 및 부컬렉터층 일부가 역경사 형상이 되도록 식각한 후, 잔류된 부컬렉터층의 선택된 영역에 컬렉터 전극을 형성하는 단계; 및 열처리를 실시하여 상기 패턴화된 베이스층, 상기 컬렉터층 및 상기 부컬렉터층의 일부가 비소자 영역이 되도록 하는 단계를 포함하여 이루어지며, 소자의 고속 및 고주파 특성을 향상시킬 수 있는 이종접합 쌍극자 소자의 제조 방법을 제공한다.

公开(公告)号：KR1020010055955A

公开(公告)日：2001-07-04

申请号：KR1019990057292

申请日：1999-12-13

Applicant: 한국전자통신연구원

Inventor： 이태우 ,  박문평 ,  박성호 ,  이경호

IPC: H01L29/737

Abstract: PURPOSE: A structure of bias circuit for power amplifier including integrated type transformer and manufacturing method thereof is provided to manufacture high-speed power circuit, and a bias circuit including an integrated type transformer within the same chip in the form of an integrated circuit, improve the high-speed performance of the high-speed power circuit, and maximize a conversion efficiency by using a manufacturing process of a heterojunction bipolar transistor. CONSTITUTION: An epi layer is composed of a buffer layer(42), a sub-collector layer(43), a collector layer(44), a base layer(45), an emitter layer(46), and a cap layer(47) which are sequentially grown on a semi dielectric compound substrate(41). A resistant emitter metal electrode(48) is formed by etching selectively the top of the emitter layer(46) of the epi layer. A resistant base metal electrode(49) is formed by etching selectively the top of the base layer(45). A resistant collector metal electrode(50) is connected to the resistant base metal electrode(49) by etching selectively the top of the sub-collector layer(43). A first wiring metal(51) is formed to connect a heterojunction bipolar transistor with an integrated transformer on the top of the buffer layer(42) through a device isolating etching process. A first dielectric surface protect film(55) includes a first via hole(53) formed thereon. A magnetic field induced iron core(54) includes a second wiring metal formed on the top including the first via hole(53). A second dielectric surface protecting film(55) including a second via hole(56) is formed on the top including the magnetic field induced iron core(54). A third wiring metal(57) is formed on the top including the second via hole(56).

Abstract translation: 目的：提供一种包括集成式变压器的功率放大器的偏置电路结构及其制造方法，用于制造高速电源电路，并且在集成电路形式的同一芯片内包括集成式变压器的偏置电路， 高速电源电路的高速性能，通过使用异质结双极晶体管的制造工艺使转换效率最大化。 构成：外延层由缓冲层（42），副集电极层（43），集电极层（44），基极层（45），发射极层（46）和盖层（ 47），其依次生长在半介电复合衬底（41）上。 通过选择性地蚀刻外延层的发射极层（46）的顶部来形成电阻发射极金属电极（48）。 通过选择性地蚀刻基底层（45）的顶部形成耐电介质基底金属电极（49）。 通过选择性地蚀刻副集电极层（43）的顶部，将耐电极集电极金属电极（50）连接到电阻母体电极（49）。 第一布线金属（51）形成为通过器件隔离蚀刻工艺将异质结双极晶体管与集成变压器连接在缓冲层（42）的顶部。 第一电介质表面保护膜（55）包括形成在其上的第一通孔（53）。 磁场诱导铁芯（54）包括在顶部形成的包括第一通孔（53）的第二布线金属。 在包括磁场感应铁芯（54）的顶部上形成包括第二通孔（56）的第二电介质表面保护膜（55）。 第三布线金属（57）形成在包括第二通孔（56）的顶部上。

公开(公告)号：KR100261279B1

公开(公告)日：2000-07-01

申请号：KR1019980016487

申请日：1998-05-08

Applicant: 한국전자통신연구원

Inventor： 박성호 ,  이태우 ,  박문평 ,  박철순

IPC: H01L21/328

Abstract: PURPOSE: A method for manufacturing an ohmic electrode of a hetero-junction bipolar transistor is provided to improve the process efficiency by forming the ohmic electrode using a sputtering deposition method and a lift off method. CONSTITUTION: An epi substrate of a hetero-junction bipolar transistor is manufactured. Then, an emitter area(16), a base area(17) and a collector area(18) for forming an ohmic contact are defined in the epi substrate using a mesa etching process. A dual insulating layer is formed on the entire surface of the epi substrate. Then, a protrusion for the lift off is formed by performing a dry etching and a wet etching processes. An ohmic electrode having a tungsten based metal layer is formed on the surface of the emitter area(16), the base area(17) and the collector area(18).

Abstract translation: 目的：提供一种用于制造异质结双极晶体管的欧姆电极的方法，以通过使用溅射沉积方法和剥离方法形成欧姆电极来提高工艺效率。 构成：制造异质结双极晶体管的外延衬底。 然后，使用台面蚀刻工艺在外延衬底中限定用于形成欧姆接触的发射极区域（16），基极区域（17）和集电极区域（18）。 在外延衬底的整个表面上形成双重绝缘层。 然后，通过进行干蚀刻和湿法蚀刻处理来形成用于剥离的突起。 在发射极区域（16），基极区域（17）和集电极区域（18）的表面上形成具有钨基金属层的欧姆电极。