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公开(公告)号：CN108268596A
公开(公告)日：2018-07-10
申请号：CN201711351959.X
申请日：2017-12-15
Applicant: 三星电子株式会社
CPC classification number: G06F16/22 , G06F16/90344 , G06F3/0641 , G06F11/1453
Abstract: 一种用于搜索存储在存储器中的数据的方法，该方法包括接收regex搜索请求，生成包括与regex搜索请求对应的基本regex运算的解析树，在相应的时间步中单独分析所生成的解析树的基本regex运算中的每一个，通过使用转换表确定数据是否存在、并使用反向转换表确定数据的存储器地址位置而与确定与所分析的基本regex运算对应的数据的存储器地址位置；以及，在分析所生成的解析树的所有基本regex运算后，输出匹配regex搜索请求的数据。
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公开(公告)号：CN108010551A
公开(公告)日：2018-05-08
申请号：CN201710684841.2
申请日：2017-08-11
Applicant: 三星电子株式会社
IPC: G11C11/408 , G11C11/4097
CPC classification number: G06F3/0647 , G06F3/061 , G06F3/0683 , G11C7/1006 , G11C11/405 , G11C11/4091 , G11C11/4094 , G11C11/4097 , G11C11/408
Abstract: 一种用于DPU运算的软件栈和编程。一种包括库、编译器、驱动器和至少一个动态随机存取存储器(DRAM)处理单元(DPU)的系统。所述库可确定与接收到的命令相应的至少一个DPU运算。所述编译器可以形成用于所述DPU运算的至少一个DPU指令。所述驱动器可将所述至少一个DPU指令发送到至少一个DPU。所述DPU可包括至少一个计算单元阵列，所述至少一个计算单元阵列可包括按照具有至少一个列的阵列被布置的多个基于DRAM的计算单元，其中，所述至少一个列可包括至少三个行的基于DRAM的计算单元，所述至少三个行的基于DRAM的计算单元被配置为提供针对所述至少三个行中的第一行和第二行进行运算的逻辑功能，并被配置为将所述逻辑功能的结果存储在所述至少三个行中的第三行中。
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公开(公告)号：CN107688436A
公开(公告)日：2018-02-13
申请号：CN201710541154.5
申请日：2017-07-05
Applicant: 三星电子株式会社
IPC: G06F3/06 , G06F12/0866 , G06F12/0873
CPC classification number: G06F3/0641 , G06F3/0608 , G06F3/0619 , G06F3/065 , G06F3/0683 , G06F12/1009 , G06F13/4282 , G06F2212/1044 , G06F3/0604 , G06F3/0679 , G06F12/0866 , G06F12/0873
Abstract: 提供一种存储器模块和控制其的方法。一种存储器模块具有包括编程寄存器、重复数据删除率控制逻辑和重复数据删除引擎的逻辑。编程寄存器存储所述存储器模块的最大重复数据删除率。重复数据删除率控制逻辑被配置为：根据最大重复数据删除率来控制所述存储器模块的重复数据删除率。重复数据删除率通过主机计算机是可编程的。
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公开(公告)号：CN107656878A
公开(公告)日：2018-02-02
申请号：CN201710515631.0
申请日：2017-06-29
Applicant: 三星电子株式会社
IPC: G06F12/0802 , G06F12/1045
CPC classification number: G06F12/0862 , G06F12/0893 , G06F2212/1024 , G06F2212/6028 , G11C2207/107 , G11C2211/5643 , Y02D10/13 , G06F12/1045 , G06F12/0802
Abstract: 提供了一种具有内存高速缓存管理器的高带宽存储器。一种使用高带宽存储器作为高速缓存存储器的系统和方法。高带宽存储器可包括：逻辑管芯和堆叠在逻辑管芯上的多个动态随机存取存储器管芯。逻辑管芯可包括高速缓存管理器，其中，高速缓存管理器可通过符合JESD235A标准的外部接口与外部系统连接，其中，高速缓存管理器可包括地址转译器、命令转译器和标签比较器。地址转译器可将通过外部接口接收到的每一个物理地址转译成标签值、存储器管芯的栈中的标签地址和存储器管芯的栈中的数据地址。标签比较器可根据由地址转译器产生的标签值与存储在标签地址处的标签值是否匹配来确定是发生了高速缓存命中或还是发生了高速缓存未命中。
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公开(公告)号：CN107291379A
公开(公告)日：2017-10-24
申请号：CN201710102467.0
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
CPC classification number: G06F3/0659 , G06F3/061 , G06F3/0679 , G06F3/0688
Abstract: 一种存储器系统包括：一个或多个存储器模块，每个包括具有对应的写入提交策略的多个存储器件；以及耦合到一个或多个存储器模块的一个或多个存储器控制器，所述一个或多个存储器控制器具有可配置的写入操作协议以根据对应的写入提交策略而与存储器器件一起操作。
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Patent Agency Ranking
公开(公告)号：CN107273397A
公开(公告)日：2017-10-20
申请号：CN201710206262.7
申请日：2017-03-31
Applicant: 三星电子株式会社
IPC: G06F17/30
CPC classification number: G06F12/0864 , G06F12/0223 , G06F2212/1016 , G06F2212/1044 , G06F17/3033 , G06F17/30159 , G06F17/30303
Abstract: 一种对存储器模块中的存储器进行重复删除的方法，该方法包括：识别包括多个哈希表的哈希表阵列，每个哈希表对应于哈希函数并且每个哈希表包括物理桶，每个物理桶包括路并且被配置为存储数据；识别多个虚拟桶，每个虚拟桶中包括物理桶中的一些并且每个虚拟桶与虚拟桶中的另一个虚拟桶共享物理桶中的至少一个；根据哈希函数中的相对应的哈希函数来对数据块进行哈希化以产生哈希值；根据哈希值确定物理桶中的期望的物理桶是否具有用于数据块的可用空间；以及当期望的物理桶不具有可用空间时，确定附近位置的物理桶是否具有用于数据块的可用空间，附近位置的物理桶与期望的物理桶在虚拟桶中的同一虚拟桶中。
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公开(公告)号：CN107273042A
公开(公告)日：2017-10-20
申请号：CN201710206477.9
申请日：2017-03-31
Applicant: 三星电子株式会社
IPC: G06F3/06
CPC classification number: G11C29/808 , G06F12/0802 , G11C29/74 , G06F3/0641 , G06F3/0658 , G06F3/0667 , G06F3/0679
Abstract: 一种被配置为内部地执行存储器重复删除的重复删除存储器模块，包括：哈希表存储器，用于将多个数据块存储在包括哈希表的哈希表阵列中，哈希表中的每个包括物理桶和多个虚拟桶，虚拟桶中的每个包括物理桶中的一些，物理桶中的每个包括路；地址查找表存储器(ALUTM)，包括多个指针，所述多个指针指示在物理桶中的相对应的一个物理桶中所存储的数据块中的每个的位置；和缓冲存储器，用于当哈希表阵列为满时，存储未被存储在哈希表存储器中的唯一的数据块；处理器；以及存储器，其中，存储器在其上存储有指令，该指令当由处理器执行时使得存储器模块与外部系统交换数据。
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公开(公告)号：CN107153625A
公开(公告)日：2017-09-12
申请号：CN201710122824.X
申请日：2017-03-03
Applicant: 三星电子株式会社
CPC classification number: G06F13/1673 , G06F13/4068 , G06F13/42 , G06F13/1668 , G06F13/4239
Abstract: 提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。
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公开(公告)号：CN107153511A
公开(公告)日：2017-09-12
申请号：CN201710102539.1
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过译码和地址映射所述第一CPU请求和第二CPU请求而分别将易失性存储器件和非易失性存储器件识别为所述第一CPU请求和第二CPU请求的第一目标和第二目标，分别在第一缓冲器和第二缓冲器中对所述第一CPU请求和第二CPU请求排队，基于仲裁策略而对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向易失性存储器件和非易失性存储器件中的相应的一个发送第一和第二命令。
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公开(公告)号：CN106847331A
公开(公告)日：2017-06-13
申请号：CN201610880974.2
申请日：2016-10-09
Applicant: 三星电子株式会社
Inventor： 克里希纳·T·马拉丁 , 姜郁成 , 郑宏忠
IPC: G11C11/408 , G11C11/4091 , G11C11/4094
Abstract: 公开具有存储器管理机制的电子系统。所述电子系统包括：处理器，被配置为访问操作数据；本地高速缓冲存储器，连接到处理器，被配置为存储有限量的操作数据；存储器控制器，连接到本地高速缓冲存储器，被配置为保持操作数据的流动；和存储器子系统，连接到存储器控制器，包括：第一级存储器，被配置为通过快速控制总线存储具有关键时序的操作数据，和第二级存储器，被配置为通过降低性能的控制总线存储具有非关键时序的操作数据。
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