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公开(公告)号：KR102079346B1
公开(公告)日：2020-04-08
申请号：KR1020180059451
申请日：2018-05-25
Applicant: 고려대학교 산학협력단
IPC: G11C11/16
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公开(公告)号：KR101872823B1
公开(公告)日：2018-06-29
申请号：KR1020170025989
申请日：2017-02-28
Applicant: 고려대학교 산학협력단
CPC classification number: G11C29/50 , G06F17/5036 , G11C11/418 , G11C11/419 , G11C29/52 , G11C2029/5002 , G11C2207/2254 , G11C11/41 , G11C2029/5004
Abstract: 본발명에따른정적램의수율예측방법은예측대상이되는정적램에대한어시스트동작구간에서의 DC 전압입력조건에따라제 1 교란벡터를생성하는단계; 제 1 교란벡터를기초로제 1 마진을산출하는단계; DC 전압입력조건에따라어시스트동작구간만큼 AC 시뮬레이션을수행하는단계; AC 시뮬레이션의종료에따라설정된정상동작구간에서의 DC 전압입력조건에따라제 2 교란벡터를생성하는단계; 제 2 교란벡터를기초로제 2 마진을산출하는단계; 및제 1 마진과제 2 마진중 최소마진을선택하고, 선택된마진에기초하여정적램의수율을예측하는단계를포함한다.
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公开(公告)号：KR101837099B1
公开(公告)日：2018-03-09
申请号：KR1020120073211
申请日：2012-07-05
Applicant: 에스케이하이닉스 주식회사 , 고려대학교 산학협력단
IPC: H03M13/00
Abstract: 본발명의가변구조의에러정정부호화기에따르면, 노이즈환경에따라구동되는구조를달리할수 있고, 노이즈크기에따라구동되는신드롬제너레이터의갯수를달리할수 있으며, 노이즈크기에따라구동되는오류위치다항식생성부의갯수를달리할수 있고, 노이즈크기에따라구동되는오류평가다항식생성부의갯수를달리할수 있으며, 노이즈크기에따라에러정정을위하여소모되는전력량을달리할수 있다. 본원의제1 발명에따른가변구조의에러정정부호화기는, 오류정정비트수에대응하여선택제어신호를출력하는주제어부; 상기선택제어신호에제어되고, 입력되는데이터비트에제너레이터매트릭스를승산하여데이터비트와패리티비트로이루어진코드워드를출력하는인코더; 상기선택제어신호에제어되고, 저장부로부터수신되는코드워드를입력받아신드롬값을출력하는계산하는신드롬발생부; 상기선택제어신호에제어되고, 상기신드롬값을이용하여오류위치를검출하기위한오류위치검출계수를생성하는키 이퀘이션솔버; 상기선택제어신호에제어되고, 상기오류위치검출계수를이용하여오류위치검출신호를출력하는오류위치검출부; 및상기선택제어신호에제어되고, 상기오류위치검출신호를이용하여해당하는위치의오류를정정하는오류정정부를포함한다.
Abstract translation: 根据本发明的可变结构的纠错编码器，根据噪声环境驱动的结构可以不同，并且根据噪声大小驱动的征状发生器的数量可以不同。 根据噪声大小驱动的误差评估多项式生成单元的数量可以不同，并且用于误差校正的功耗量可以根据噪声大小而不同。 根据本发明的第一方面，提供了一种可变结构的纠错编码器，包括：主控制器，用于输出对应于纠错比特数的选择控制信号; 编码器，由所述选择控制信号控制，并通过将输入数据比特乘以生成矩阵来输出由数据比特和奇偶校验比特组成的码字; 校正子发生器，由选择控制信号控制并接收从存储单元接收的码字并输出校正子值; 由所述选择控制信号控制的键分配求解器，并且使用所述校正子值生成用于检测错误位置的错误位置检测系数; 错误位置检测单元，由所述选择控制信号控制并使用所述错误位置检测系数输出错误位置检测信号; 以及由选择控制信号控制并且使用错误位置检测信号来校正相应位置处的错误的错误校正单元。
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公开(公告)号：KR101805073B1
公开(公告)日：2017-12-05
申请号：KR1020160039975
申请日：2016-04-01
Applicant: 고려대학교 산학협력단
CPC classification number: H03M13/152 , H03M13/1105 , H03M13/1525 , H03M13/1545 , H03M13/158 , H03M13/17 , H03M13/2927 , H03M13/37
Abstract: 본발명의일 실시예에따르는, 폴딩된곱셈기가적용된 BCH 디코더는, 복수의곱셈기를포함하는키 방정식연산기를포함하며, 상기곱셈기는, 연산동작을수행하는복수의연산블록을포함한다. 이때, 각연산블록은, 복수의연산스테이지동안각 연산스테이지마다반복적으로연산동작을수행하되, 각연산스테이지마다적어도하나의입력값을기반으로하나의출력값을출력하고, 현재연산스테이지의출력값을다음연산스테이지에서의적어도하나의다른연산블록의입력값으로전달하도록다른연산블록과연결된다.
Abstract translation: 一种示例性的BCH解码器中，折叠倍数根据本发明的应用例，包括关键方程计算单元，包括多个乘法器，乘法器，以及多个所述操作块，以执行以下莲山洞。 此时，每个操作块，而是进行多个操作阶段为每个操作阶段是较少反复莲山洞，至少基于针对各操作阶段中的单个输入值，并且输出一个输出值，然后计算当前操作级的输出值 输入到该阶段中至少一个其他操作块的输入值。
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Patent Agency Ranking
公开(公告)号：KR101792569B1
公开(公告)日：2017-11-02
申请号：KR1020160023327
申请日：2016-02-26
Applicant: 고려대학교 산학협력단
Abstract: 본발명은복수의셀을포함하는하나이상의자기나노와이어, 자기나노와이어의제 1 지점에결합된기록-독출겸용헤드및 자기나노와이어의제 2 지점에결합된독출전용헤드를포함하며, 기록-독출겸용헤드에포함된기록헤드를통해저장된데이터는후입선출방식에따라기록-독출겸용헤드에포함된독출헤드를통해순차적으로독출된다.
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公开(公告)号：KR1020160019595A
公开(公告)日：2016-02-22
申请号：KR1020140103774
申请日：2014-08-11
Applicant: 고려대학교 산학협력단 , 삼성전자주식회사
CPC classification number: G11C11/419 , G11C7/12 , G11C11/412 , G11C2207/002
Abstract: 본발명에따른스태틱랜덤액세스메모리장치는, 단일비트라인구조의메모리셀들을포함하는제 1 메모리셀 어레이, 단일비트라인구조의메모리셀들을포함하는제 2 메모리셀 어레이, 상기제 1 메모리셀 어레이또는상기제 2 메모리셀 어레이중 어레이선택신호에따라선택된메모리셀 어레이의비트라인전압을센싱전압으로출력하고, 비선택된메모리셀 어레이의비트라인전압을기준전압으로출력하는기준전압생성부, 그리고상기센싱전압과상기기준전압의차이를증폭하여출력하는차동센스앰프를포함하되, 상기센싱전압과상기기준전압의로직상태는서로상보이다.
Abstract translation: 根据本发明，静态随机存取存储器件包括：包括单位线结构的存储单元的第一存储单元阵列; 包括单位线结构的存储单元的第二存储单元阵列; 参考电压产生单元，其输出根据阵列选择信号选择的第一和第二存储单元阵列之一的位线电压作为感测电压，并输出未选择的存储单元阵列的位线电压作为参考电压 ; 以及差分读出放大器，其放大并输出感测电压和参考电压之间的差。 感测电压和参考电压的逻辑状态彼此互补。
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公开(公告)号：KR101575810B1
公开(公告)日：2015-12-08
申请号：KR1020140130979
申请日：2014-09-30
Applicant: 고려대학교 산학협력단
CPC classification number: G11C16/26 , G11C11/5642 , G11C16/10 , G11C29/021 , G11C29/028 , G11C29/76 , H04L9/3278 , H04L2209/34 , G11C16/22 , G11C16/06
Abstract: 플래시메모리를이용한물리적복제방지기능의구현시, 챌린지값을입력받고, 챌린지값에기초하여독출전압을설정하고, 플래시메모리의주변메모리영역중 기설정된메모리영역에포함된메모리셀에독출전압을인가하여데이터를독출하고, 독출한데이터를챌린지값에대응된응답값으로출력하며, 기설정된메모리영역은상이한문턱전압을갖는둘 이상의메모리셀이포함된복수의메모리셀로구성된다.
Abstract translation: 本发明涉及一种具有物理防拷功能的闪存装置及其体现方法。 根据本发明，使用闪速存储器的物理防止功能是通过以下方式来执行的：接收挑战值; 根据挑战值设置读取电压; 通过将读取的电压施加到闪速存储器的外围存储器区域中的预定存储区域中的存储单元来读取数据; 并将读取的数据作为与挑战值对应的响应值输出。 预定的存储区域由包括至少两个具有不同阈值电压的存储单元的多个存储单元组成。
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公开(公告)号：KR101358417B1
公开(公告)日：2014-02-06
申请号：KR1020120103039
申请日：2012-09-17
Applicant: 고려대학교 산학협력단
IPC: H04N19/60
CPC classification number: H04N19/625
Abstract: According to one embodiment of the present invention, provided is a discrete cosine transform apparatus which comprises: a block generating unit for dividing image data to generate one or more blocks each composed of a pixel value data matrix of N X N; a first transforming unit for performing a discrete cosine transform operation on the pixel value data matrix of each of the blocks in a first direction to output a one-dimensional transform value data matrix; a second transforming unit for performing a discrete cosine transform operation on the one-dimensional transform value data matrix in a second direction different from the first direction to output a two-dimensional transform value data matrix corresponding to the pixel value data matrix of each of the blocks; and a computational quantity controller for reducing the computational quantity of each of the first and second transforming units either based on picture quality previously determined for the encoded image data or based on the data priority of respective transform value data. [Reference numerals] (11) Block generating unit; (12) First transforming unit; (13) Second transforming unit; (14) Computational quantity controller; (AA) Image data; (BB) Pixel value data matrix of each block; (CC) One-dimensional DCT coefficient matrix; (DD) Two-dimensional DCT coefficient matrix
Abstract translation: 根据本发明的一个实施例，提供了一种离散余弦变换装置，其包括：块生成单元，用于分割图像数据以生成每个由N×N的像素值数据矩阵构成的一个或多个块; 第一变换单元，用于对第一方向上的每个块的像素值数据矩阵执行离散余弦变换操作，以输出一维变换值数据矩阵; 第二变换单元，用于在与第一方向不同的第二方向上对一维变换值数据矩阵执行离散余弦变换操作，以输出与每个的像素值数据矩阵相对应的二维变换值数据矩阵 块; 以及计算量控制器，用于基于先前为编码图像数据确定的图像质量或者基于各个变换值数据的数据优先级来减少第一和第二变换单元中的每一个的计算量。 （附图标记）（11）块生成单元; （12）第一变革单位; （13）第二转化单位; （14）计算量控制器; （AA）图像数据; （BB）每个块的像素值数据矩阵; （CC）一维DCT系数矩阵; （DD）二维DCT系数矩阵
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公开(公告)号：KR1020130103910A
公开(公告)日：2013-09-25
申请号：KR1020120024917
申请日：2012-03-12
Applicant: 에스케이하이닉스 주식회사 , 고려대학교 산학협력단
IPC: H03M13/11
CPC classification number: H03M13/11 , H03M13/6505 , H03M13/6525 , H03M13/6566
Abstract: PURPOSE: An apparatus for low density parity check code is provided to reduce the number of memory reading motion since the operation execution result of check node is shared. CONSTITUTION: An apparatus for low density parity check code comprises a check node unit (220), a variable node unit (230), a control unit (240), and a memory (250). The variable unit reads the check node result value in the memory and performs variable node operation for multiple virtual rows of blocks at the same time. In case the variable node unit reads each data from different addresses at the same time, the control unit shifts one of the different addresses at a certain interval and unifies the different addresses. The control unit comprises: the network connecting the variable node unit and the memory; and a subcontroller unifying the different addresses. [Reference numerals] (210) Initializing unit
Abstract translation: 目的：提供一种用于低密度奇偶校验码的设备，以便由于校验节点的操作执行结果被共享而减少存储器读取动作的数量。 构成：一种用于低密度奇偶校验码的装置，包括校验节点单元（220），可变节点单元（230），控制单元（240）和存储器（250）。 可变单元读取存储器中的校验节点结果值，同时对多个块的虚拟行执行变量节点操作。 在可变节点单元同时从不同地址读取每个数据的情况下，控制单元以一定间隔移动不同地址之一，并且对不同的地址进行统一。 所述控制单元包括：连接所述可变节点单元和所述存储器的网络; 和一个子控制器统一不同的地址。 （附图标记）（210）初始化单元
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