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公开(公告)号：KR102230340B1
公开(公告)日：2021-03-23
申请号：KR1020190144571A
申请日：2019-11-12
Applicant: 고려대학교 산학협력단
CPC classification number: G06F7/5446 , G06F17/16
Abstract: 본 출원의 일 실시예에 따르는 그람-슈미트 QR 분해 기반의 다중입출력 수신기는, QR 분해(QR decomposition) 동작 시, 채널 행렬에 기초하여 중간 행렬을 생성하는 다중입출력 수신기로서, 상기 중간 행렬의 열 벡터에 대해 반복적인 벡터링코딕 동작을 수행하는 제1 코딕부 및 상기 벡터링코딕 동작에 따라 회전되는 회전 방향에 기초하여, 상기 열 벡터에 대응되는 초기 열 벡터에 대해 반복적인 로테이션코딕 동작을 수행하는 제2 코딕부를 포함한다.
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公开(公告)号：WO2015147587A1
公开(公告)日：2015-10-01
申请号：PCT/KR2015/003032
申请日：2015-03-27
Applicant: 고려대학교 산학협력단
IPC: G11C11/417 , G11C11/413
CPC classification number: G11C11/419 , G11C5/145 , G11C5/147 , G11C7/12 , G11C8/08 , G11C11/4074 , G11C16/30
Abstract: 정적 랜덤 액세스 메모리는 비트 셀에 접속된 제 1 및 제 2 비트라인에 프리차지 전압을 공급하는 프리차지부, 일측 단자 또는 타측 단자가 접지 단자와 선택적으로 접속되는 커패시터, 비트라인과 커패시터를 선택적으로 접속시켜 비트라인의 전압 레벨을 조절하는 클램핑부 및 비트 셀, 프리차지부, 커패시터 및 클램핑부를 포함하는 단위 메모리 셀에 포함되며, 선택신호의 수신에 따라 단위 메모리 셀의 비트라인을 활성화시키는 먹스부를 포함하되, 상기 클램핑부는 전하 공유 제어 신호에 따라 제 1 및 제 2 비트라인과 커패시터를 접속시켜, 제 1 및 제 2 비트라인과 커패시터의 전하 공유를 유도한다.
Abstract translation: 静态随机存取存储器包括：预充电单元，用于向连接到位单元的第一和第二位线提供预充电电压; 一个端子或另一个端子选择性地连接到接地端子的电容器; 夹持单元，用于通过选择性地将位线与电容器连接来调节位线的电压电平; 以及MUX单元，其包括在包括位单元，预充电单元，电容器和钳位单元的单元存储单元中，并且在接收到选择信号时激活单元存储单元的位线，其中钳位 单元根据电荷共享控制信号将第一和第二位线与电容器连接，从而引起第一和第二位线和电容器的电荷共享。
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公开(公告)号：WO2014185707A2
公开(公告)日：2014-11-20
申请号：PCT/KR2014/004324
申请日：2014-05-14
Applicant: 고려대학교 산학협력단
CPC classification number: G11C7/1072 , G11C11/40615 , G11C2211/4061 , H03M13/1105 , H04L1/0061
Abstract: 본 발명에 따른 디지털 신호처리 프로세서는 기생 커패시터에 데이터를 저장하는 복수의 메모리 셀을 포함하는 DRAM 및 미리 설정된 디지털 신호처리 알고리즘에 기초하여 상기 DRAM에 대하여 데이터 기록, 독출 또는 갱신 동작을 수행하는 코어 로직을 포함하되, 상기 코어 로직은 상기 DRAM의 메모리 셀에 대하여 입력 데이터를 기록한 후, 리텐션 시간의 경과 전에 기록된 상기 입력 데이터를 독출하여 외부로 출력하거나, 상기 DRAM의 다른 메모리 셀에 저장한다.
Abstract translation: 根据本发明的数字信号处理处理器包括：DRAM，包括用于将数据存储在寄生电容器中的多个存储单元; 以及用于基于预设的数字信号处理算法在DRAM上执行数据记录操作，数据读取操作或数据更新操作的核心逻辑，其中，在将输入数据记录在DRAM的存储单元中之后， 核心逻辑读取所记录的输入数据，并且在经过保留时间段之前将记录的输入数据输出到外部，或者将所记录的输入数据存储在DRAM的另一个存储单元中。
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公开(公告)号：WO2021172746A1
公开(公告)日：2021-09-02
申请号：PCT/KR2021/000444
申请日：2021-01-13
Applicant: 고려대학교 산학협력단
IPC: C23C16/455 , C23C16/44 , C23C16/52 , F16K51/02 , F16K31/12
Abstract: 본 발명의 일 실시예에 따른 리텐션 밸브를 이용한 원자층 증착 공정의 흐름 정체 시스템은 기판과 반응유체를 수용하기 위한 내부공간을 가지는 증착 챔버; 상기 증착 챔버의 내부공간으로 반응유체를 공급하는 유체 공급기; 상기 증착 챔버를 진공 상태로 유지하기 위한 진공 펌프; 상기 증착 챔버에서 상기 진공 펌프로 반응유체가 이동하도록 유로를 제공하는 가스 라인; 상기 가스 라인과 연통되고, 상기 증착 챔버에 수용된 반응유체의 머무름 시간을 조절하는 리텐션 밸브; 및 상기 리텐션 밸브의 작동을 제어하는 컨트롤러를 포함한다.
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公开(公告)号：WO2020262864A1
公开(公告)日：2020-12-30
申请号：PCT/KR2020/007687
申请日：2020-06-15
Applicant: 고려대학교 산학협력단
Abstract: 본 발명은 이종 촉매 구조체에 관한 것이다. 본 발명의 일 실시 예에 따른 이종 촉매 구조체는, 광촉매 활성을 가지는 나노 와이어 구조체와; 상기 나노 와이어 구조체에 도포되고, 금속 재질로 제공되는 촉매를 포함하되, 상기 금속 재질은 상기 나노 와이어 구조체를 이루는 물질과 상호작용하여 촉매활성을 증진시키는 금속으로 제공된다.
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Patent Agency Ranking
公开(公告)号：WO2014137202A1
公开(公告)日：2014-09-12
申请号：PCT/KR2014/001926
申请日：2014-03-10
Applicant: 고려대학교 산학협력단
IPC: G06F11/10
CPC classification number: H03M13/35 , G06F11/1004 , G06F11/1048 , H03M13/05 , H03M13/152 , H03M13/1545 , H03M13/155 , H03M13/611
Abstract: 본 발명은, 메모리에서의 에러 정정 처리 회로 및 에러 정정 처리 방법에 대해 개시한다. 특히, 본 발명의 일 실시예에 따른 에러 정정 처리 방법은 메모리의 동작 전압에 따라 상기 메모리에 기록할 단위 데이터 중 보호 범위를 설정하는 단계; 상기 단위 데이터 중 상기 보호 범위에 대응하는 보호 데이터에 대하여 에러 정정 인코딩을 수행하는 단계; 및 상기 단위 데이터를 상기 에러 정정 인코딩에 따라 생성된 패리티 데이터와 매칭하여 상기 메모리에 기록하는 단계를 포함한다.
Abstract translation: 公开了一种存储器中的纠错处理电路和纠错处理方法。 具体地，根据本发明的一个实施例的纠错处理方法包括以下步骤：根据存储器的操作电压设置记录在存储器中的单元数据的保护范围; 对与单位数据的保护范围相对应的保护数据执行纠错编码; 并且将单元数据与根据纠错编码生成的奇偶校验数据进行匹配，并将奇偶校验数据匹配单元数据记录在存储器中。
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公开(公告)号：KR102230340B1
公开(公告)日：2021-03-23
申请号：KR1020190144571
申请日：2019-11-12
Applicant: 고려대학교 산학협력단
Abstract: 본출원의일 실시예에따르는그람-슈미트 QR 분해기반의다중입출력수신기는, QR 분해(QR decomposition) 동작시, 채널행렬에기초하여중간행렬을생성하는다중입출력수신기로서, 상기중간행렬의열 벡터에대해반복적인벡터링코딕동작을수행하는제1 코딕부및 상기벡터링코딕동작에따라회전되는회전방향에기초하여, 상기열 벡터에대응되는초기열 벡터에대해반복적인로테이션코딕동작을수행하는제2 코딕부를포함한다.
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公开(公告)号：KR101840252B1
公开(公告)日：2018-03-20
申请号：KR1020120024917
申请日：2012-03-12
Applicant: 에스케이하이닉스 주식회사 , 고려대학교 산학협력단
IPC: H03M13/11
Abstract: 본발명은체크노드의연산수행결과를복수의블록열에대한가변노드연산에서공유함으로써지연시간을절감할수 있고, 메모리읽기동작의횟수를경감할수 있는저밀도패리티검사부호용장치를제공한다. 본원의제1 발명에따른저밀도패리티검사부호용장치는, 체크노드유닛, 가변노드유닛, 제어유닛및 메모리를포함하는저밀도패리티검사부호용장치에있어서, 상기가변노드유닛이상기메모리내 체크노드결과값을읽어들여가상의복수의블록열에대하여가변노드연산을동시에수행할때, 상기메모리내 하나의뱅크에서서로다른어드레스의데이터를동시에읽는경우, 상기제어유닛은상기서로다른어드레스중 어느하나를소정간격쉬프트시켜상기서로다른어드레스를상호일치시킨다.
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公开(公告)号：KR1020170112645A
公开(公告)日：2017-10-12
申请号：KR1020160039975
申请日：2016-04-01
Applicant: 고려대학교 산학협력단
CPC classification number: H03M13/152 , H03M13/1105 , H03M13/1525 , H03M13/1545 , H03M13/158 , H03M13/17 , H03M13/2927 , H03M13/37 , H03M13/15 , G11C29/42
Abstract: 본발명의일 실시예에따르는, 폴딩된곱셈기가적용된 BCH 디코더는, 복수의곱셈기를포함하는키 방정식연산기를포함하며, 상기곱셈기는, 연산동작을수행하는복수의연산블록을포함한다. 이때, 각연산블록은, 복수의연산스테이지동안각 연산스테이지마다반복적으로연산동작을수행하되, 각연산스테이지마다적어도하나의입력값을기반으로하나의출력값을출력하고, 현재연산스테이지의출력값을다음연산스테이지에서의적어도하나의다른연산블록의입력값으로전달하도록다른연산블록과연결된다.
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