公开(公告)号：KR1020050077337A

公开(公告)日：2005-08-02

申请号：KR1020040004947

申请日：2004-01-27

Applicant: 삼성전자주식회사

Inventor： 유혁주 ,  강희성 ,  김경수

IPC: H01L27/085

CPC classification number: H03K19/0016 ,  H03K19/0013 ,  H03K2217/0018

Abstract: 동적 문턱 전압(Dynamic Threshold Voltage)을 가지는 MOS 트랜지스터로 이루어진 전류 차단 스위치(Current Cut-off Switch)회로를 포함하는 반도체 회로가 도시된다. 로직 천이 등 일정한 동작을 수행하는 회로가 대기 상태(Sleep Mode)에 있을 경우 전류 차단 스위치 회로는 높은 문턱 전압을 유지하게 된다. 이에 따라 대기 상태에서의 누설 전류는 차단되며, 전력 소모는 최소화된다. 또한, 일정한 동작을 수행하는 회로가 동작 상태(Operating Mode)에 있을 경우 전류 차단 스위치 회로를 이루는 DTMOS(Dynamic Threshold MOS)는 낮은 문턱 전압을 가지게 되어, 회로에 충분한 전력을 공급할 수 있다. 이를 위해 DTMOS의 게이트와 바디는 직접 연결되거나, 게이트의 전압에 따라 바디는 소정의 전압으로 제어된다.

公开(公告)号：KR100487521B1

公开(公告)日：2005-05-03

申请号：KR1020020014705

申请日：2002-03-19

Applicant: 삼성전자주식회사

Inventor： 정무경 ,  김영욱 ,  강희성

IPC: H01L27/11 ,  H01L21/8244

CPC classification number: H01L27/11 ,  H01L21/84 ,  H01L27/1104 ,  H01L27/1203

Abstract: 에스오아이(Silicon On Insulator; SOI) 웨이퍼를 사용할 경우 발생하는 부동체 효과(floating body effect)를 제거하는 스태틱 랜덤 억세스 메모리(Static Random Access Memory) 셀 및 그 제조방법이 제공된다. SRAM의 억세스 트랜지스터(access transistor)의 플로팅 되어 있는 바디를 활성영역을 연장하여 형성한 바디연장부에 의하여 드라이버 트랜지스터의 소오스 영역과 연결하여 부동체 효과를 방지한다. 바디연장부와 드라이버 트랜지스터의 소오스 영역 사이에 형성된 원하지 않는 PN 다이오드의 장벽을 연결하기 위하여 실리사이드를 형성하거나 또는 Vss 콘택을 과도식각하여 도전성 콘택플러그를 형성할 수 있다.

公开(公告)号：KR100486294B1

公开(公告)日：2005-04-29

申请号：KR1020020087238

申请日：2002-12-30

Applicant: 삼성전자주식회사

Inventor： 오명환 ,  오창봉 ,  김영욱 ,  강희성 ,  유혁주 ,  고영건

IPC: H01L21/336

CPC classification number: H01L21/28176 ,  H01L21/28194 ,  H01L21/28202 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/6656 ,  H01L29/6659

Abstract: 게이트 절연층의 유효 두께의 증가없이 게이트 패턴시 발생된 데미지를 큐어링할 수 있는 게이트 패턴을 갖는 반도체소자의 제조방법이 개시된다. 본 발명의 제조방법은, 반도체기판상에 게이트 절연층을 형성하는 단계, 상기 게이트 절연층이 형성된 반도체기판상에 게이트 도전층을 증착하는 단계, 상기 게이트 도전층을 식각하여 게이트 패턴을 형성하는 단계, 상기 게이트 절연층이 노출되지 않도록 상기 게이트 패턴상에 버퍼층을 형성하는 단계 및 상기 게이트 패턴을 형성하기 위한 식각시 발생한 데미지를 큐어링하는 단계, 예를 들어 산소 어닐링 단계 또는 게이트 재산화 단계를 포함한다.

Abstract translation: 通过在基板上的栅极绝缘层上形成栅极导电层来形成集成电路器件。 对栅极导电层和栅极绝缘层进行干蚀刻以提供栅极结构。 在栅极结构的侧壁上形成缓冲层，该栅极结构覆盖栅极导电层和栅极绝缘层之间的栅极结构中的界面。 栅极结构通过缓冲层退火以修复在干蚀刻期间引起的损伤。

公开(公告)号：KR100468785B1

公开(公告)日：2005-01-29

申请号：KR1020030010323

申请日：2003-02-19

Applicant: 삼성전자주식회사

Inventor： 박창현 ,  고영건 ,  오창봉 ,  강희성 ,  이상진

IPC: H01L29/78

CPC classification number: H01L21/26586 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/6656

Abstract: MOSFETs with pocket regions are fabricated. A gate electrode layer is formed on a semiconductor substrate; and lightly doped drain regions are formed in the semiconductor substrate adjacent the gate electrode layer. A blocking pattern is formed on the semiconductor substrate where the gate electrode layer is formed. The blocking pattern is adjacent and spaced apart from the gate electrode layer a predetermined distance and exposes portions of the semiconductor substrate adjacent sidewalls of the gate electrode layer. Pocket regions are formed in the semiconductor substrate by implanting impurity ions using the gate electrode layer and the blocking pattern as an ion implantation mask.

Abstract translation: 制造具有口袋区域的MOSFET。 栅电极层形成在半导体衬底上; 并且在邻近栅电极层的半导体衬底中形成轻掺杂漏极区。 在形成栅电极层的半导体衬底上形成阻挡图案。 阻挡图案与栅电极层相邻且与栅电极层隔开预定距离，并暴露与栅电极层的侧壁相邻的半导体衬底的部分。 通过使用栅电极层和阻挡图案作为离子注入掩模来注入杂质离子，在半导体衬底中形成口袋区域。

公开(公告)号：KR1020040074836A

公开(公告)日：2004-08-26

申请号：KR1020030010323

申请日：2003-02-19

Applicant: 삼성전자주식회사

Inventor： 박창현 ,  고영건 ,  오창봉 ,  강희성 ,  이상진

IPC: H01L29/78

CPC classification number: H01L21/26586 ,  H01L29/1083 ,  H01L29/665 ,  H01L29/6656

Abstract: PURPOSE: A method for fabricating a MOSFET having a pocket region is provided to restrict a short channel effect by controlling the density and a position of the pocket region. CONSTITUTION: A gate electrode layer is formed on a semiconductor substrate(50). An LDD region is formed on the semiconductor substrate by implanting ions. A blocking layer pattern including plural blocking layers(64,66) is formed on the semiconductor substrate. A pocket region is formed on the semiconductor substrate by performing an ion implantation process using the gate electrode layer and the blocking layer pattern as ion implantation masks. The blocking layer is removed therefrom. A spacer is formed on a sidewall of the gate electrode layer. A deep source/drain region is formed on the semiconductor substrate by performing an ion implantation process using the gate electrode layer as the ion implantation mask.

Abstract translation: 目的：提供一种用于制造具有口袋区域的MOSFET的方法，以通过控制密度和袋区域的位置来限制短通道效应。 构成：在半导体衬底（50）上形成栅极电极层。 通过注入离子在半导体衬底上形成LDD区。 在半导体衬底上形成包括多个阻挡层（64,66）的阻挡层图案。 通过使用栅极电极层和阻挡层图案作为离子注入掩模进行离子注入工艺，在半导体衬底上形成袋区域。 从其中除去阻挡层。 在栅电极层的侧壁上形成间隔物。 通过使用栅电极层作为离子注入掩模进行离子注入工艺，在半导体衬底上形成深源/漏区。

公开(公告)号：KR1020030084144A

公开(公告)日：2003-11-01

申请号：KR1020020022681

申请日：2002-04-25

Applicant: 삼성전자주식회사

Inventor： 유혁주 ,  김영욱 ,  오창봉 ,  강희성

IPC: H01L27/092

CPC classification number: H01L27/092 ,  H01L21/823842

Abstract: PURPOSE: A method for fabricating a semiconductor device using a silicon germanium gate and a fabricating method therefor are provided to prevent a gate poly depletion phenomenon and a boron penetration phenomenon in a p-type metal oxide semiconductor(PMOS) region by forming different structures of gate electrodes of PMOS and NMOS transistors. CONSTITUTION: A gate oxide layer is formed on a semiconductor substrate(100) in which an isolation region(102) for defining an NMOS region and a PMOS region is formed. A silicon germanium layer and an amorphous conductive layer are sequentially formed on the gate oxide layer. The amorphous conductive layer and the silicon germanium layer on the NMOS region are eliminated. A polysilicon layer is formed on the semiconductor substrate. The stacked conductive layers are patterned until the gate insulation layer is exposed so that gate electrodes are formed in the NMOS region and the PMOS region, respectively.

Abstract translation: 目的：提供一种用于制造使用硅锗栅的半导体器件的方法及其制造方法，用于通过形成不同的结构的形式来防止p型金属氧化物半导体（PMOS）区域中的栅多孔耗尽现象和硼渗透现象 PMOS和NMOS晶体管的栅电极。 构成：在半导体衬底（100）上形成栅氧化层，其中形成用于限定NMOS区和PMOS区的隔离区（102）。 在栅极氧化物层上依次形成硅锗层和非晶导体层。 消除了NMOS区域上的非晶导体层和硅锗层。 在半导体衬底上形成多晶硅层。 对层叠的导电层进行图案化，直到露出栅极绝缘层，使得分别在NMOS区域和PMOS区域中形成栅电极。

公开(公告)号：KR1020030064958A

公开(公告)日：2003-08-06

申请号：KR1020020005052

申请日：2002-01-29

Applicant: 삼성전자주식회사

Inventor： 정공수 ,  강희성

IPC: H01L21/336

CPC classification number: H01L29/66583 ,  H01L21/28114 ,  H01L21/28238 ,  H01L29/42376 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66553 ,  H01L29/6659 ,  H01L29/7833

Abstract: PURPOSE: A method for fabricating a MOS transistor having a notched gate electrode is provided to form easily the notched gate electrode by using a damascene process for filling a stepped opening portion. CONSTITUTION: A multi-layered insulating layer including two-layered insulating layers is formed on a substrate(300). An opening portion is formed by patterning the multi-layered insulating layer. An upper width of the opening portion is wider than a lower width of the opening portion. A gate insulating layer(365) is formed on the exposed substrate. A gate electrode(370) is formed on the gate insulating layer in order to fill the opening portion. A notch region(375) is formed at a lower portion of an edge of the gate electrode by removing the multi-layered insulating layer. The multi-layered insulating layer is formed by stacking an upper molding layer and a lower molding layer.

Abstract translation: 目的：提供一种用于制造具有缺口栅电极的MOS晶体管的方法，以便通过使用用于填充阶梯式开口部分的镶嵌工艺容易地形成切口栅电极。 构成：在基板（300）上形成包含两层绝缘层的多层绝缘层。 通过图案化多层绝缘层形成开口部。 开口部的上部宽度比开口部的宽度宽。 在暴露的基板上形成栅极绝缘层（365）。 为了填充开口部，在栅极绝缘层上形成栅电极（370）。 通过去除多层绝缘层，在栅电极的边缘的下部形成切口区域（375）。 多层绝缘层通过层叠上成型层和下成型层而形成。

公开(公告)号：KR100373851B1

公开(公告)日：2003-02-26

申请号：KR1020010016833

申请日：2001-03-30

Applicant: 삼성전자주식회사

Inventor： 배금종 ,  이내인 ,  강희성 ,  이윤희

IPC: H01L21/76

CPC classification number: H01L29/78612 ,  H01L21/76283 ,  H01L27/1203

Abstract: A method of forming a SOI type semiconductor device comprises forming a first trench in a SOI layer forming a portion of an isolation layer region between an element region and a ground region by etching the SOI layer of a SOI type substrate using an etch stop layer pattern as an etch mask, forming an impurity layer in or on a bottom surface of the first trench, forming a second trench exposing a buried oxide layer in the SOI layer in the remainder of the isolation layer region except the portion thereof between the element region and the ground region, and forming an isolation layer by depositing an insulation layer over the SOI substrate having the first and second trenches. The impurity layer can be formed by depositing a SiGe single crystal layer in the bottom surface of the first trench. Also, the impurity layer can be formed by implanting ions in the bottom surface of the first trench.

Abstract translation: 一种形成SOI型半导体器件的方法包括：通过使用蚀刻停止层图案来蚀刻SOI型衬底的SOI层，在SOI层中形成第一沟槽，所述SOI层在元件区域和接地区域之间形成隔离层区域的一部分 作为蚀刻掩模，在第一沟槽的底表面之中或之上形成杂质层，形成第二沟槽，暴露SOI层中的除了其在元件区域和第二沟槽之间的部分之外的其余部分中的掩埋氧化物层 接地区域，并且通过在具有第一和第二沟槽的SOI衬底上沉积绝缘层来形成隔离层。 可以通过在第一沟槽的底表面中沉积SiGe单晶层来形成杂质层。 而且，可以通过在第一沟槽的底表面中注入离子来形成杂质层。