公开(公告)号：KR1020050078104A

公开(公告)日：2005-08-04

申请号：KR1020040006228

申请日：2004-01-30

Applicant: 삼성전자주식회사

Inventor： 정공수 ,  신정호 ,  전진원

IPC: H01L21/24

CPC classification number: H01L21/28518 ,  H01L21/324 ,  H01L21/76841 ,  H01L21/823418 ,  H01L21/823443

Abstract: 반도체 소자의 샐리사이드 제조방법을 제공한다. 샐리사이드 방지층을 이용하여 PMOS 영역에는 니켈 샐리사이드를 형성하고 NMOS 영역에는 코발트 샐리사이드를 형성한다. PMOS 소자에서는 미세 패턴에서도 낮은 면저항값을 가지고 접합 누설 전류가 낮은 니켈 샐리사이드의 장점을 살리고, 니켈 샐리사이드의 소자 특성이 좋지 않은 NMOS 에서는 코발트 샐리사이드를 적용하여 니켈 샐리사이드 공정 진행시 문제되는 NMOS 소자의 동작 특성의 열화를 방지할 수 있다.

公开(公告)号：KR1020050076096A

公开(公告)日：2005-07-26

申请号：KR1020040003901

申请日：2004-01-19

Applicant: 삼성전자주식회사

Inventor： 신정호 ,  안종현 ,  정공수 ,  전진원

IPC: H01L21/336

CPC classification number: H01L29/66553 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 금속 게이트 형성 방법이 개시되어 있다. 반도체 기판 상에 게이트 절연막 패턴 및 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴을 매립하도록 층간 절연막을 형성한다. 상기 더미 게이트 패턴의 상부면이 노출되도록 상기 층간 절연막을 연마한다. 상기 더미 게이트 패턴을 선택적으로 제거시켜 트렌치를 형성한다. 상기 트렌치 측면에 게이트 길이 조절용 스페이서를 형성한다. 상기 트렌치 내부에 금속 물질을 채운다. 상기 트렌치 내부에만 금속 물질이 남아있도록 상기 금속 물질을 연마하는 반도체 장치의 금속 게이트 형성 방법을 제공한다. 상기 스페이서에 의해 게이트 길이를 사진 공정의 한계 선폭 이하로 조절할 수 있는 장점이 있다.

公开(公告)号：KR1020070081639A

公开(公告)日：2007-08-17

申请号：KR1020060013741

申请日：2006-02-13

Applicant: 삼성전자주식회사

Inventor： 추강수 ,  강성건 ,  정공수 ,  진유승 ,  왕,싸오췐

IPC: H01L21/20 ,  H01L21/265

CPC classification number: H01L21/0228 ,  H01L21/02109 ,  H01L21/2253

Abstract: A method for manufacturing a semiconductor device is provided to minimize a thermal budget by forming a buffer oxide layer using a catalyst auxiliary ALD(Atomic Layer Deposition) under a low temperature condition. A buffer oxide layer is formed on a semiconductor substrate(100) by using a catalyst auxiliary ALD. A doped region is formed in the semiconductor substrate by performing an ion implantation on the buffer oxide layer. The catalyst auxiliary ALD is performed in a predetermined temperature range of the room temperature to 200°C. The doped region is one selected from a group consisting of an N well region, a P well region and a channel region.

Abstract translation: 提供一种用于制造半导体器件的方法，以通过在低温条件下使用催化剂辅助ALD（原子层沉积）形成缓冲氧化物层来最小化热预算。 通过使用催化剂辅助ALD在半导体衬底（100）上形成缓冲氧化物层。 通过在缓冲氧化物层上进行离子注入，在半导体衬底中形成掺杂区域。 催化剂辅助ALD在室温至200℃的预定温度范围内进行。 掺杂区域是从由N阱区域，P阱区域和沟道区域组成的组中选择的区域。

公开(公告)号：KR100574338B1

公开(公告)日：2006-04-26

申请号：KR1020040003901

申请日：2004-01-19

Applicant: 삼성전자주식회사

Inventor： 신정호 ,  안종현 ,  정공수 ,  전진원

IPC: H01L21/336

CPC classification number: H01L29/66553 ,  H01L21/28114 ,  H01L29/42376 ,  H01L29/66545 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

Abstract: 금속 게이트 형성 방법이 개시되어 있다. 반도체 기판 상에 게이트 절연막 패턴 및 더미 게이트 패턴을 형성한다. 상기 더미 게이트 패턴을 매립하도록 층간 절연막을 형성한다. 상기 더미 게이트 패턴의 상부면이 노출되도록 상기 층간 절연막을 연마한다. 상기 더미 게이트 패턴을 선택적으로 제거시켜 트렌치를 형성한다. 상기 트렌치 측면에 게이트 길이 조절용 스페이서를 형성한다. 상기 트렌치 내부에 금속 물질을 채운다. 상기 트렌치 내부에만 금속 물질이 남아있도록 상기 금속 물질을 연마하는 반도체 장치의 금속 게이트 형성 방법을 제공한다. 상기 스페이서에 의해 게이트 길이를 사진 공정의 한계 선폭 이하로 조절할 수 있는 장점이 있다.

公开(公告)号：KR100442089B1

公开(公告)日：2004-07-27

申请号：KR1020020005052

申请日：2002-01-29

Applicant: 삼성전자주식회사

Inventor： 정공수 ,  강희성

IPC: H01L21/336

CPC classification number: H01L29/66583 ,  H01L21/28114 ,  H01L21/28238 ,  H01L29/42376 ,  H01L29/51 ,  H01L29/517 ,  H01L29/518 ,  H01L29/66553 ,  H01L29/6659 ,  H01L29/7833

Abstract: In methods for fabricating MOS transistors with notched gate electrodes, a notched gate electrode may be readily fabricated using a damascene process for filling a stair-shaped opening formed in a multi-layered insulation layer. In this manner, the width and a height of the notch region of the gate electrode may be readily adjusted and controlled.

Abstract translation: 在用于制造具有带凹口栅电极的MOS晶体管的方法中，可以使用镶嵌工艺容易地制造凹口栅电极，用于填充形成在多层绝缘层中的阶梯形开口。 以这种方式，可以容易地调整和控制栅电极的凹口区域的宽度和高度。

公开(公告)号：KR1020070008978A

公开(公告)日：2007-01-18

申请号：KR1020050063878

申请日：2005-07-14

Applicant: 삼성전자주식회사

Inventor： 강성건 ,  정공수 ,  신정호 ,  구현주

IPC: H01L21/76

CPC classification number: H01L21/76224 ,  H01L21/26513

Abstract: A method for forming an isolation layer in a semiconductor device is provided to avoid generation of voids in an interlayer dielectric and eliminate the necessity of imposing a burden on a trench etch process and a gap-fill process by preventing an isolation layer from being decreased in thickness and avoiding generation of a recessed part on a liner oxide layer at the edge of the isolation layer. A barrier oxide layer and a pad nitride layer are sequentially formed on a semiconductor substrate(110). The pad nitride layer and the barrier oxide layer are patterned to expose a part of the semiconductor substrate corresponding to an isolation region. The exposed part of the semiconductor substrate is etched to form a trench. A liner oxide layer(116) and a liner nitride layer are sequentially formed on the inner surface of the trench. After a gap-fill insulation layer is formed to fill the trench by an HDPCVD process, the gap-fill insulation layer is planarized to form an isolation layer(120a). The liner nitride layer and the pad nitride layer are eliminated. The front surface of the semiconductor substrate is covered with a nitride layer. A photoresist pattern is formed which exposes the nitride layer on an active region defined by the isolation layer. After impurity ions are implanted, the exposed nitride layer is selectively eliminated.

Abstract translation: 提供了一种用于在半导体器件中形成隔离层的方法，以避免在层间电介质中产生空隙，并且消除了通过防止隔离层在沟槽蚀刻过程和间隙填充过程中施加负担的必要性 并且避免在隔离层的边缘处在衬垫氧化物层上产生凹陷部分。 在半导体衬底（110）上依次形成阻挡氧化物层和衬垫氮化物层。 对衬垫氮化物层和阻挡氧化物层进行构图以暴露对应于隔离区域的半导体衬底的一部分。 蚀刻半导体衬底的暴露部分以形成沟槽。 衬垫氧化物层（116）和衬里氮化物层依次形成在沟槽的内表面上。 在通过HDPCVD工艺形成间隙填充绝缘层以填充沟槽之后，间隙填充绝缘层被平坦化以形成隔离层（120a）。 消除衬里氮化物层和衬垫氮化物层。 半导体衬底的前表面被氮化物层覆盖。 形成光致抗蚀剂图案，其在由隔离层限定的有源区域上暴露氮化物层。 在注入杂质离子之后，有选择地消除暴露的氮化物层。

公开(公告)号：KR100568259B1

公开(公告)日：2006-04-07

申请号：KR1020040105646

申请日：2004-12-14

Applicant: 삼성전자주식회사

Inventor： 윤기석 ,  안종현 ,  이덕형 ,  강성건 ,  정공수

IPC: H01L21/76

Abstract: 필드 영역의 리세스가 감소된 트렌치 소자 분리형 반도체 장치 및 그 형성 방법을 제공한다. 트렌치 소자 분리형 반도체 장치는 액티브 영역과 필드 영역으로 정의된 반도체 기판, 필드 영역에 형성된 트렌치, 트렌치 내부를 따라 컨포말하게 형성된 산화막, 산화막을 따라 컨포말하게 형성된 라이너막, 산화막과 라이너막을 포함하는 트렌치 내부에 형성된 필드 절연막 및 필드 절연막 상에 반도체 기판 상에 단차가 발생하지 않도록 형성된 필드 보호막을 포함한다.
트렌치 소자 분리형, 필드 리세스, 필드 보호막

Abstract translation: 其中场区中的凹陷减小的沟槽元件隔离型半导体器件及其形成方法。 沟槽可移动半导体器件的沟槽，包括有源区和所述半导体衬底的场区，沟槽，形成沿着所述内的保形的沟槽的氧化膜，形成为沿着上述氧化物衬层共形在由氧化膜和衬垫膜所限定的场区域中形成的薄膜 以及在场绝缘膜上形成的场保护膜，以便不在半导体衬底上产生台阶。

公开(公告)号：KR1020050070557A

公开(公告)日：2005-07-07

申请号：KR1020030100232

申请日：2003-12-30

Applicant: 삼성전자주식회사

Inventor： 정공수 ,  윤기석 ,  김경수

IPC: H01L21/336

CPC classification number: H01L29/6659 ,  H01L27/0629 ,  H01L29/665 ,  H01L29/6656

Abstract: 실리사이드 방지막 형성을 불순물 주입 전에 스페이서와 동시에 형성하는 반도체 소자 형성방법에 관한 것이다. 반도체 기판 상에 적어도 한 개의 게이트 전극을 형성하는 단계와 상기 게이트 전극을 포함하는 반도체 기판 상에 실리사이드 방지막을 형성하는 단계와 상기 실리사이드 방지막을 패터닝하여 실리사이드가 형성될 제1영역에는 상기 게이트 전극의 양측에 제1게이트 스페이서와 실리사이드가 형성 안될 제2영역에는 실리사이드 방지막 패턴을 형성하는 단계와 상기 게이트 전극의 양측에 제1게이트 스페이서를 형성하는 단계와 상기 실리사이드 방지막 패턴, 상기 게이트 전극 및 제1게이트 스페이서를 이용하여 반도체 기판에 저농도 불순물을 도핑하여 제1영역에 저농도 소오스/드레인 영역을 형성하는 단계와 상기 제1게이트 스페이서 측면에 제2게이트 스페이서를 형성하는 단계와 상기 실리사이드 방지막 패턴, 상기 게이트 전극, 제1 게이트 스페이 서 및 제2게이트 스페이서를 이용하여 반도체 기판에 고농도 불순물을 도핑하여 제1영역에 고농도 소오스/드레인 영역을 형성하는 단계와 상기 제1영역의 게이트 전극 및 고농도 소오스/드레인영역 상면에 실리사이드막을 형성하는 단계를 구비하는 것이 특징이다. 이로써, 단채널효과와 누설전류를 향상시키며, 공정단순화를 이룬다.

公开(公告)号：KR100552592B1

公开(公告)日：2006-02-15

申请号：KR1020040004950

申请日：2004-01-27

Applicant: 삼성전자주식회사

Inventor： 강성건 ,  정공수 ,  신정호 ,  김기영

IPC: H01L21/8238

CPC classification number: H01L21/823807 ,  H01L21/28518 ,  H01L21/823814

Abstract: 반도체 장치의 트랜지스터 제조 방법이 개시되어 있다. 트랜지스터가 형성된 기판 상에 예비 금속 실리사이드막을 선택적으로 형성한 후 예비 금속 실리사이드막이 형성된 기판 상에 예비 금속 실리사이드막 보다 열 팽창계수가 큰 캡핑막을 형성한다. 이후, 열처리를 하여 금속 실리사이드막 형성 및 상기 금속 실리사이드막과 상기 캡핑막의 열 수축율의 차이로 인해 생성되는 장력을 상기 트랜지스터의 소오스/드레인 영역에 제공한 후 캡핑막을 제거한다. 상술한 방법으로 형성된 트렌지스터를 포함하는 반도체 소자는 상기 채널 영역의 캐리어 이동도가 우수하여 트랜지스터의 구동능력이 개선된다.

公开(公告)号：KR100486297B1

公开(公告)日：2005-04-29

申请号：KR1020030001051

申请日：2003-01-08

Applicant: 삼성전자주식회사

Inventor： 전진원 ,  정공수 ,  신정호

IPC: H01L21/336

CPC classification number: H01L29/66507

Abstract: 게이트 상에 두꺼운 금속 실리사이드층(metal silicide layer)을 형성하는 방법을 제공한다. 본 발명의 일 관점에 의한 방법은, 반도체 기판 상에 하드 마스크(hard mask)를 상측에 가지는 트랜지스터의 게이트(gate of transistor)를 형성한다. 게이트의 측벽에 스페이서(spacer)를 형성한다. 스페이서에 인접하는 상기 반도체 기판 부분에 제1실리사이드층을 형성하고, 제1실리사이드층 상에 식각 종료층을 형성한다. 식각 종료층 상에 하드 마스크 및 스페이서의 상측 부위에 겹쳐지는 식각 종료층 부분을 선택적으로 노출하는 절연층을 형성한다. 절연층을 식각 마스크로 노출된 식각 종료층 부분 및 식각 종료층 부분 아래의 하드 마스크 및 스페이서의 상측 부위를 선택적으로 식각하여 게이트의 상측 표면 및 상측 측벽 표면을 노출한다. 노출된 상기 게이트의 상측 표면 및 측벽 표면에 접촉하는 금속층을 형성하고, 실리사이드화 반응시켜 게이트 상에 제2실리사이드층을 형성한다.