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公开(公告)号：KR1020100013844A
公开(公告)日：2010-02-10
申请号：KR1020080075555
申请日：2008-08-01
Applicant: 삼성전자주식회사
CPC classification number: G11C16/10 , G11C11/5642 , G11C16/3418 , G11C16/3427
Abstract: PURPOSE: A memory device using a threshold voltage change and a method for determining a memory data thereof are provided to determine an allocation of data by changing a threshold voltage of a memory cell. CONSTITUTION: A memory cell array(110) comprises a first memory cell and a second memory cell. An estimating unit(120) predicts a threshold voltage change of the first memory cell. The estimating unit uses a data before the first memory cell is programmed and a program target threshold voltage of the first memory cell. The estimating unit generates a metric about the change of the threshold voltage of the second memory cell based on the threshold voltage change of the first memory cell. The reading unit(130) determines a data stored in the second memory cell based on a metric.
Abstract translation: 目的：提供使用阈值电压变化的存储器件和用于确定其存储器数据的方法，以通过改变存储器单元的阈值电压来确定数据的分配。 构成：存储单元阵列（110）包括第一存储单元和第二存储单元。 估计单元（120）预测第一存储单元的阈值电压变化。 估计单元使用第一存储单元被编程之前的数据和第一存储器单元的程序目标阈值电压。 估计单元基于第一存储单元的阈值电压变化产生关于第二存储单元的阈值电压的变化的度量。 读取单元（130）基于度量确定存储在第二存储器单元中的数据。
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公开(公告)号：KR1020090117213A
公开(公告)日：2009-11-12
申请号：KR1020080043149
申请日：2008-05-09
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H03M7/00
CPC classification number: H03M13/2906 , H03M13/1102 , H03M13/1108 , H03M13/1111 , H03M13/1117 , H03M13/1194 , H03M13/136 , H03M13/15 , H03M13/1515 , H03M13/152 , H03M13/296 , H03M13/3707 , H03M13/3738
Abstract: PURPOSE: A hierarchical decoding apparatus is provided to reduce a whole bit error rate by applying one of various decoding algorithms based on a decoding result of a received signal. CONSTITUTION: In a hierarchical decoding apparatus, a buffer(2) buffers a reception signal transmitted through a channel according to a control signal of a controller(8). A first selector(3) transmits an output signal of the buffer to one among lots of decoder stages(4,5,6) in response a first selection signal. A decoder stages perform decoding of the reception signal according to a decoding algorithm having different computational complexity. A second selector(7) transmits a decoded signal from one decoder stage to the controller in response to a second selective signal. The controller analyzes a decoded signal of the second selector and determines whether decoding of the reception signal is fail or not based on an analyzed result.
Abstract translation: 目的：提供一种基于接收信号的解码结果的各种解码算法之一来降低整体误码率的分层解码装置。 构成：在分层解码装置中，缓冲器（2）根据控制器（8）的控制信号缓冲通过信道发送的接收信号。 响应于第一选择信号，第一选择器（3）将缓冲器的输出信号发送到许多解码器级（4,5,6）中的一个。 解码器级根据具有不同计算复杂度的解码算法执行接收信号的解码。 第二选择器（7）响应于第二选择信号将解码信号从一个解码器级发送到控制器。 控制器分析第二选择器的解码信号，并且基于分析结果来确定接收信号的解码是否失败。
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公开(公告)号：KR1020090099757A
公开(公告)日：2009-09-23
申请号：KR1020080024930
申请日：2008-03-18
Applicant: 삼성전자주식회사
IPC: G11C29/42
CPC classification number: H03M13/2903 , G06F11/1072 , H03M13/29 , H03M13/353
Abstract: PURPOSE: A memory device and an encoding/decoding method are provided to improve error correctability and to reduce an error ratio of a critical data page. CONSTITUTION: A memory device includes a memory cell array, an internal decoder, and an external decoder(340). The internal decoder ECC(Error Control Codes) decodes a first code word(311) by applying a first decoding method selected based on the characteristic of a first channel to the first code word read from the memory cell array. The internal decoder ECC decodes a second code word(321) by applying a second decoding method selected based on the characteristic of the second channel to the second code word read from the memory cell array. The external decoder ECC decodes the ECC decoded first code word and the ECC decoded second code word by applying the external decoding method.
Abstract translation: 目的：提供存储器件和编码/解码方法，以提高错误校正能力并降低关键数据页的错误率。 构成：存储器件包括存储单元阵列，内部解码器和外部解码器（340）。 内部解码器ECC（错误控制代码）通过将从第一通道的特性选择的第一解码方法应用于从存储单元阵列读取的第一代码字来解码第一代码字（311）。 内部解码器ECC通过将从第二通道的特性选择的第二解码方法应用于从存储单元阵列读取的第二代码字来对第二代码字（321）进行解码。 外部解码器ECC通过应用外部解码方法对ECC解码的第一码字和ECC解码的第二码字进行解码。
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公开(公告)号：KR1020090083758A
公开(公告)日：2009-08-04
申请号：KR1020080009752
申请日：2008-01-30
Applicant: 삼성전자주식회사
CPC classification number: H03M13/29 , H03M13/1102 , H03M13/15 , H03M13/1515 , H03M13/152 , H03M13/19 , H03M13/23 , H03M13/2906 , H03M13/2957 , H03M13/2975 , H03M13/3738 , H03M13/6561
Abstract: A method and an apparatus for decoding concatenated code are provided to improve a decoding speed of the concatenated code using a log likelihood ratio about the output of the plurality of decoders. A log likelihood ratio about the received concatenated code is calculated(S110). A fist decoding data is generated by performing a first decoding of the reception data based on the log likelihood ratio(S120). The second decoding data is generated by performing the second decoding of the first decoding data(S130). The iterative decoding is determined based on the second decoding data(S140). If the iterative decoding of the receiving data, the log likelihood ratio is updated based on the second decoding data(S150).
Abstract translation: 提供了用于解码级联代码的方法和装置，以使用关于多个解码器的输出的对数似然比来提高级联代码的解码速度。 计算关于接收到的级联代码的对数似然比（S110）。 通过基于对数似然比对接收数据进行第一解码来生成第一解码数据（S120）。 通过执行第一解码数据的第二解码来生成第二解码数据（S130）。 基于第二解码数据确定迭代解码（S140）。 如果接收数据的迭代解码，则基于第二解码数据更新对数似然比（S150）。
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公开(公告)号：KR1020090046608A
公开(公告)日：2009-05-11
申请号：KR1020070112851
申请日：2007-11-06
Applicant: 삼성전자주식회사
CPC classification number: H03M13/2906 , G06F11/1072 , H03M13/2732
Abstract: 인코더 및 인코딩 방법이 제공된다. 본 발명의 인코더는 C 비트의 입력 비트열을 인코딩하여 C 비트의 제1 비트열을 생성하는 제1 인코더, 및 상기 제1 비트열을 M 개 수신하고, 상기 수신된 M 개의 제1 비트열의 데이터를 혼합하여 M 개의 제2 비트열을 생성하는 제2 인코더를 포함하는 것을 특징으로 하며, 이를 통해 오류 정정 가능성(error correctability)을 높인다.
셔플링, 랜더마이즈, 오류 제어 코드, 오류 정정 코드Abstract translation: 编码器和编码方法被提供。 本发明的编码器包括：第一编码器，用于编码C位输入位串以产生C位的第一位串;以及第二编码器，用于接收M个第一位串， 以及第二编码器，用于通过混合第一和第二M比特流来产生M个第二比特流，从而增强了纠错能力。
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Patent Agency Ranking
公开(公告)号：KR1020080090730A
公开(公告)日：2008-10-09
申请号：KR1020070033912
申请日：2007-04-05
Applicant: 삼성전자주식회사 , 조지아 테크 리서치 코오포레이션
Inventor： 김동호 , 김재홍 , 조면균 , 맥라린,스티븐더블유.
CPC classification number: H03M13/1102 , H04L1/0043 , H04L1/0057
Abstract: A coding apparatus of a communication system is provided to reduce coding complexity by performing data coding using a parity check matrix containing more than 3-rd order columns. A coding apparatus of a communication system includes a matrix product calculator, a first parity codeword vector generator, and a second parity codeword vector generator. The matrix product includes multipliers(611). The first parity codeword vector generator includes a demultiplexer(613), first to L-th XOR units, first to L-th shift registers, a multiplexer(623), and a modulo counter(625). The second parity codeword vector generator includes a second multiplier(631), a first buffer(627), a second buffer(629), a first XOR unit(623), first to w-th shift registers(635-639), third to w-th multipliers(641-645), and second to w+1-th XOR units(647-651).
Abstract translation: 提供一种通信系统的编码装置，通过使用包含多于3阶的列的奇偶校验矩阵执行数据编码来降低编码复杂度。 通信系统的编码装置包括矩阵乘积计算器，第一奇偶码字矢量生成器和第二奇偶码字矢量生成器。 矩阵产品包括乘法器（611）。 第一奇偶校验码字矢量发生器包括解复用器（613），第一到第L个XOR单元，第一到第L移位寄存器，复用器（623）和模计数器（625）。 第二奇偶码字矢量发生器包括第二乘法器（631），第一缓冲器（627），第二缓冲器（629），第一异或单元（623），第一到第W移位寄存器（635-639），第三 到第w个乘法器（641-645）和第二到第w + 1个异或单元（647-651）。
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公开(公告)号：KR1020060029720A
公开(公告)日：2006-04-07
申请号：KR1020040077854
申请日：2004-09-30
Applicant: 삼성전자주식회사
CPC classification number: H01L23/4093 , H01L23/49816 , H01L24/72
Abstract: 본 발명은 바이메탈 클립이 결합된 반도체 소자에 관한 것으로, 반도체 패키지를 적층하거나 반도체 패키지를 기판에 실장할 때 양호한 솔더 접합성을 확보하고, 반복적인 리플로우에 따른 반도체 소자의 휨을 억제하기 위해서, 반도체 소자의 양면에 바이메탈 소재의 클립이 결합된 바이메탈 클립이 결합된 반도체 소자를 제공한다. 즉 바이메탈 소재의 클립을 적층 패키지나 모듈의 상하부면에 결합함으로써, 적층된 반도체 패키지들 사이 또는 반도체 패키지와 기판 사이의 전기적 연결을 위한 솔더 리플로우 공정에서 소정의 압력으로 전기적 연결 부분을 눌러주기 때문에, 양호한 솔더 접합성의 확보와 더불어 반도체 패키지들이 휘는 불량을 억제할 수 있다.
그리고 바이메탈 클립은 금속으로 반도체 소자의 열방출 특성을 향상시킬 수 있고, 열방출 특성을 더욱 향상시키기 위해서 반도체 소자와 바이메탈 클립 사이에 접착제를 개재할 수도 있다. 또는 반도체 소자에 작용하는 기계적인 스트레스를 줄이기 위해서, 반도체 소자의 양면을 압착하는 부분을 요철판 형태로 형성할 수 있다. 또는 여러개의 반도체 패키지가 모듈용 기판에 실장된 모듈의 경우, 반도체 패키지에 각기 독립적으로 바이메탈 클립을 결합할 수도 있다. 물론 모듈용 기판을 중심으로 양면에 반도체 패키지가 실장된 경우, 모듈용 기판을 사이에 두고 상하에 위치하는 반도체 패키지를 쌍으로 바이메탈 클립이 결합된다.
바이메탈, 클립, 클램프, 적층, 모듈-
公开(公告)号：KR1020060003429A
公开(公告)日：2006-01-11
申请号：KR1020040052310
申请日：2004-07-06
Applicant: 삼성전자주식회사
IPC: H01L21/78
CPC classification number: H01L21/78 , H01L21/6835 , H01L2221/6834 , H01L2221/68354 , H01L2221/68368
Abstract: 본 발명의 반도체소자 제조를 위한 반도체웨이퍼 처리방법은, 제1 표면과 제1 표면과 반대이면서 회로패턴이 형성되는 제2 표면을 갖는 반도체웨이퍼의 제2 표면에 일정 깊이의 홈을 형성하는 단계와, 홈이 파여진 제2 표면 위에 보호용 테이프의 제1 면을 부착시키는 단계와, 보호용 테이프의 제1 면과 반대되는 제2 면에 고정용 테이프를 부착시켜 반도체웨이퍼의 제1 표면이 상부에 배치되도록 하는 단계와, 반도체웨이퍼의 제1 표면을 일정 두께만큼 제거하여 홈에 의해 구분되는 칩을 상호 분리시키는 단계와, 그리고 분리된 칩의 제1 표면이 상부에 위치하도록 다이부착설비로 공급하는 단계를 포함한다.
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公开(公告)号：KR1020030046794A
公开(公告)日：2003-06-18
申请号：KR1020010077051
申请日：2001-12-06
Applicant: 삼성전자주식회사
IPC: H01L23/12
CPC classification number: H01L2224/32245 , H01L2224/48091 , H01L2224/48247 , H01L2224/4826 , H01L2224/73215 , H01L2224/73265 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: PURPOSE: A multi stack chip package is provided to be capable of stacking a plurality of semiconductor chips. CONSTITUTION: A multi stack chip package(200) is provided with the first lead frame(110), the second lead frame(140), an adhesive(180) located between the first and second lead frame(110,140) for attaching the first lead frame(110) on the second lead frame(140), and a package body(190) for protecting the resultant structure. The first lead frame(110) further includes a die pad(112), the first chip(120) attached on the upper portion of the die pad(112), the second chip(130) attached on the lower portion of the die pad(112), and the first lead(114) electrically connected with the first and second chip(120,130) through the first and second bonding wire(171,173). The second lead frame(140) further includes the third chip(150), the second lead(144) attached on the active surface of the third chip(150) and the third bonding wire(175) electrically connecting between the third chip(150) and the second lead(144).
Abstract translation: 目的：提供能够堆叠多个半导体芯片的多堆叠芯片封装。 构造：多堆叠芯片封装（200）设置有第一引线框架（110），第二引线框架（140），位于第一和第二引线框架（110,140）之间的粘合剂（180），用于附接第一引线 第二引线框架（140）上的框架（110），以及用于保护所得结构的封装主体（190）。 第一引线框架（110）还包括管芯焊盘（112），第一芯片（120）附接在管芯焊盘（112）的上部，第二芯片（130）附接在管芯焊盘的下部 （112），并且所述第一引线（114）通过所述第一和第二接合线（171,173）与所述第一和第二芯片（120,130）电连接。 第二引线框架（140）还包括第三芯片（150），安装在第三芯片（150）的有源表面上的第二引线（144）和电连接在第三芯片（150）之间的第三接合线（175） ）和第二引线（144）。
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公开(公告)号：KR1020020029990A
公开(公告)日：2002-04-22
申请号：KR1020000060679
申请日：2000-10-16
Applicant: 삼성전자주식회사
IPC: H01L23/043
CPC classification number: H01L23/49811 , H01L24/48 , H01L2224/05599 , H01L2224/45099 , H01L2224/48091 , H01L2224/48227 , H01L2224/48247 , H01L2224/85399 , H01L2924/00014 , H01L2924/01077 , H01L2924/01078 , H01L2924/01087 , H01L2924/15311 , H01L2924/181 , H01L2224/45015 , H01L2924/207 , H01L2924/00012
Abstract: PURPOSE: A semiconductor package including a substrate having a mounting lead is provided to prevent a contact defect or connection defect of a solder ball in a process for forming the solder ball, by including a semiconductor chip, the substrate on which the semiconductor chip is mounted and the mounting lead formed on the lower surface of the substrate. CONSTITUTION: Bonding pads(212) are formed in the semiconductor chip(210). The semiconductor chip is mounted on a chip mounting unit. Electrode pads(252) corresponding to the bonding pads are formed on the upper surface(253) of the substrate(250). Electrode terminals(254) disposed in the outside are formed on the lower surface(255) of the substrate, corresponding to the electrode pads. A connection unit electrically connects the bonding pads with the electrode pads, respectively. Encapsulant(240) encapsulates the semiconductor chip, the connection unit and a part of the upper surface of the substrate including the electrode pad. The mounting leads(220) protrude from the outside of the substrate along the lower surface of the substrate, and one side of the mounting leads is electrically connected to the electrode terminal. The mounting leads are used as external connection terminals.
Abstract translation: 目的：提供包括具有安装引线的基板的半导体封装，以通过包括半导体芯片，其上安装有半导体芯片的基板来防止在形成焊球的过程中焊球的接触缺陷或连接缺陷 并且安装引线形成在基板的下表面上。 构成：在半导体芯片（210）中形成接合焊盘（212）。 半导体芯片安装在芯片安装单元上。 对应于接合焊盘的电极焊盘（252）形成在衬底（250）的上表面（253）上。 设置在外部的电极端子（254）形成在与电极焊盘相对应的基板的下表面（255）上。 连接单元分别将接合焊盘与电极焊盘电连接。 封装剂（240）封装半导体芯片，连接单元和包括电极焊盘的基板的上表面的一部分。 安装引线（220）沿着基板的下表面从基板的外部突出，并且安装引线的一侧电连接到电极端子。 安装引线用作外部连接端子。
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