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公开(公告)号：KR100124046B1
公开(公告)日：1997-11-25
申请号：KR1019930024669
申请日：1993-11-18
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: H03K5/08 , G01R19/16519 , G11C5/145 , G11C8/08
Abstract: A circuit for detecting pull-up level is provided to exactly detect irrelevant to variably input the pull-up voltage. The circuit comprises a pull-up transistor to control switching by the pull-up voltage and a pull-down transistor to control switching by the pull-up voltage. A voltage level of an output node(6) is decided according to the pull-up voltage(Vpp). Therefore, an output of invertor(12) is changed at the Vpp by controlling the trap level of the invertor(12). Thereby, it is possible to exactly detect irrelevant to variably input of the pull-up voltage(Vpp).
Abstract translation: 提供用于检测上拉电平的电路，以精确检测与可变输入上拉电压无关的信号。 该电路包括用于通过上拉电压控制开关的上拉晶体管和用于通过上拉电压来控制开关的下拉晶体管。 根据上拉电压（Vpp）决定输出节点（6）的电压电平。 因此，通过控制逆变器（12）的陷波电平，逆变器（12）的输出在Vpp处改变。 因此，可以精确地检测到与上拉电压（Vpp）的可变输入无关。
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公开(公告)号：KR1019970071783A
公开(公告)日：1997-11-07
申请号：KR1019960012541
申请日：1996-04-24
Applicant: 삼성전자주식회사
Inventor： 박찬종
IPC: G11C5/14
Abstract: 본 발명은 반도체 메모리 장치의 CMOS 기준전압 발생회로에 관해 게시한다. 본 발명은 제1주전극의 전원전압에 연결되고 입력단은 접지전압에 연결되며 제2주전극은 기준전압 출력단자에 접속된 제1트랜지스터와, 상기 기준전압 출력단자에 제1주전극이 연결되고 입력단은 접지전압에 연결되며 제2주전극은 N노드에 연결된 제2트랜지스터와, 제1주전극이 N노드에 연결되고 입력단은 기준전압 출력단자에 연결되며 제2주전극은 접지 전압에 연결된 제3트랜지스터와, 제1주전극은 기준전압 출력단자에 연결되고 입력단은 N노드에 연결되며 제2주전극은 접지전압에 연결된 제4트랜지스터로 구성함으로써 반도체 메모리 장치에서 CMOS 기준전압 발생회로가 차지하는 면적을 감소시킬 수 있다.
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公开(公告)号：KR1019970067338A
公开(公告)日：1997-10-13
申请号：KR1019960005561
申请日：1996-03-04
Applicant: 삼성전자주식회사
IPC: G11C11/24
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 특히 파워 캐패시터의 크기 및 수를 감소할 수 있어 고집적도 및 신뢰성을 향상시킬 수 있는 반도체 메모리 장치에 관한 것이다.
본 발명은 외부 전원 전압 및 접지 전압을 입력하여 소정의 내부 전원 전압을 발생하는 적어도 하나 이상의 내부 전원 전압 발생 수단들; 상기 적어도 하나 이상의 내부 전원 전압 발생 수단으로부터 발생된 내부 전원 전압을 구동 전압으로 사용하는 내부 회로; 상기 내부 회로의 동작시 순간적으로 상기 적어도 하나 이상의 내부 전원 전압의 레벨이 다운되는 것을 둔화시키기 위해 상기 적어도 하나 이상의 내부 전원 전압 발생 수단들의 각 출력 단자와, 상기 외부 전원 전압, 접지 전압 및 상기 적어도 하나 이상의 내부 전원 전압들 중 전위차를 가장 작게 형성하는 전압 단자의 사이에 연결된 파워 캐패시터를 구비한 것을 특징으로 한다.
따라서, 본 발명은 전위차가 적은 두 전원 사이에 파워 캐패시터를 연결하는 것으로 파워 캐패시터의 크기 및 수를 감소하여 집적도 및 칩 신뢰도를 향상시킬 수 있다.-
公开(公告)号：KR1019970024142A
公开(公告)日：1997-05-30
申请号：KR1019950035460
申请日：1995-10-14
Applicant: 삼성전자주식회사
IPC: H01L27/04
Abstract: 본 발명은 반도체 장치의 신호전송구조에 관한 것으로서, 특히 전송라인을 통하여 제1회로부로부터 제2회로부로 신호를 전송하는 반도체 장치의 신호전송구조에 있어서, 소정의 임피던스를 가지며, 제1회로부에서 전송하고자 하는 신호를 전송하기 위한 제1전송라인; 제1회로부에서 전송하고자 하는 신호를 소정 시간 지연시켜서 지연된 신호를 출력하는 지연수단; 제1전송라인과 동일 또는 유사한 임피던스를 가지며, 지연된 신호를 전송하기 위한 제2전송라인; 및 제1 및 제2전송라인을 통해 전송된 신호들을 입력하여 파형 정형된 신호를 제2회로부에 전달하는 신호구동수단을 구비한다.
따라서, 본 발명에서는 전송라인의 기생부하에 의해 전송하고자 하는 신호의 왜곡없이 안정된 신호를 전송할 수 있다.-
公开(公告)号：KR1019970012688A
公开(公告)日：1997-03-29
申请号：KR1019950028406
申请日：1995-08-31
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치의 전원전압회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은 외부에서 가해주는 외부전원전압과 내부에서 승압시킨 내부승압 전원전압과이 비교를 통해 외부전원전압이 내부승압전원전압보다 커질때 승압전원전압 발생기를 디세이블(disable) 시키고 상기 외부전원전압을 내부승압전원전압으로 사용하여 전력용 디바이스의 래치업의 가능성을 방지하는 전원전압 제어회로를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 외부에서 공급되는 제1전원전압과 내부에서 승압시킨 제2전원전압을 갖는 반도체 메모리 장치의 전원전압 제어회로에 있어서, 상기 제1전원정압과 제2전원전압을 입력으로 하고 상기 제1전원전압의 레벨을 감지하여 상기 제2전원전압과 대소를 판별하는 비교수단과, 상기 제2전원전압단자에 접속되어 상기 제2전원전압의 레벨을 감지할 수 있는 감지회로와, 상기 감지회로의 출력단과 상기 비교수단의 출력단이 입력단에 접속되어 상기 감지회로와 상기 비교수단의 출력을 선택하여 승압회로의 동작여부를 결정하는 선택수단과, 상기 선택수단의 출력단에 입력단이 접속되어 일정레벨로 승압된 상기 제2전원전압을 발생시키는 승압회로와, 상기 비교수단의 출력단에 제어입력단이 접속되어 상기 비교수단의 출력신호에 의해 제어되어 상기 1전원전압단자와 상기 제2전원전압단자를 서로 접속할 수 있는 접속수단을 포함한다.
4. 발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용된다.-
Patent Agency Ranking
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公开(公告)号：KR100088086B1
公开(公告)日：1995-08-18
申请号：KR1019920023717
申请日：1992-12-09
Applicant: 삼성전자주식회사
Inventor： 박찬종
IPC: G11C11/407
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公开(公告)号：KR1019950015748A
公开(公告)日：1995-06-17
申请号：KR1019930024669
申请日：1993-11-18
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 반도체메모리장치에서 특히 전원전압 Vcc를 소망만큼 전압상승시킨 승압전압 Vpp의 전압레벨을 정확하게 감지하도록 하는 승압레벨 감지회로에 관한 것으로, 본 발명에 의한 승압레벨 감지회로는 풀엎 경로에 승압전압에 의해 스위칭동작이 제어되는 풀엎트랜지스터와, 풀다운 경로상에 상기 승압전압에 의해 스위칭동작이 제어되는 풀다운트랜지스터를 구비하는 구성을 개시하고 있다, 이로부터 본 발명에 의한승압레벨 감지회로는 승압전압 Vpp의 전압레벨을 정확하게 검출하고 예컨대 승압전압 Vpp가 가변적으로 입력되어도 이에 대한 대응능력이 우수한 효과가 있다.
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公开(公告)号：KR1019940012406A
公开(公告)日：1994-06-23
申请号：KR1019920022113
申请日：1992-11-23
Applicant: 삼성전자주식회사
Inventor： 박찬종
IPC: G11C29/00
Abstract: 본 발명은 특리 소정의 로우(row)결함이 발생한 메모리 쎌을 여분의 스페어 쎌로 상시 결함을 효율적으로 리페어하면서도 침의 고집적화를 행상시키는 로우리던던시회로 및 이를 구비하는 반도체 메모리 장치에 관한 것으로, 본 발명은 리던던시에 관련된 제어신호가 실리는 버스선을 단일화하고, 스페러 워드라인을 각각의 어레이 블럭마다 따로 구비한 상태에서 어느 임의의 하나의 어레이블럭에 속한 스페어워드라인이 다른 어레이블럭의 결함도 리페어할 수 있는 로우리던던시회로 및 이를 구비하는 반도체 메모리 장치를 제공하므로서, 리던던시효율 및 칩의 고집적화를 동시에 만족시켜 결과적으로 초고집적 반도체 메모리 장치의 성능을 향상시킬 수 있다.
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公开(公告)号：KR1019940005691B1
公开(公告)日：1994-06-22
申请号：KR1019910018834
申请日：1991-10-25
Applicant: 삼성전자주식회사
Inventor： 박찬종
IPC: G11C11/407
Abstract: The charge pump circuit comprises first to sixth pumping capacitors having one terminal of an electrode connected to first, second, third, second, third and fourth clock signals, respectively; a first transistor having a channel connected between the other terminal of the electrode of the first pumping capacitor and a substrate node; a second transistor having a channel connected between the other terminal of the electrode of the sixth pumping capacitor and the substrate node; and a circuit connected between the other terminal of the electrode of each pumping capacitor and the substrate node, for setting a voltage of the substrate node to a negative voltage level, thereby stabilizing a substrate voltage at a low power voltage.
Abstract translation: 电荷泵电路包括分别具有连接到第一，第二，第三，第二，第三和第四时钟信号的电极的一个端子的第一至第六泵浦电容器; 第一晶体管，其具有连接在第一泵浦电容器的电极的另一个端子与衬底节点之间的沟道; 第二晶体管，其具有连接在第六泵浦电容器的电极的另一端子与衬底节点之间的沟道; 以及连接在每个泵浦电容器的电极的另一个端子和衬底节点之间的电路，用于将衬底节点的电压设置为负电压电平，从而稳定低功率电压下的衬底电压。
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