公开(公告)号：KR100207507B1

公开(公告)日：1999-07-15

申请号：KR1019960044124

申请日：1996-10-05

Applicant: 삼성전자주식회사

Inventor： 이규찬 ,  이중화 ,  유승문

IPC: G11C5/14

CPC classification number: G11C29/50 ,  G11C11/401

Abstract: An internal power control circuit for a semiconductor device allows easy testing of the internal circuit blocks or memory arrays at various voltage levels. In the semiconductor device, internal voltage switching circuits connected between the internal power supply line and each array power supply line are switched ON or OFF according to signals applied to control pads coupled to each internal voltage switching circuit. During normal operation, a power voltage generated by the internal voltage generator is applied through an internal power supply line to each array power supply line coupled to the internal circuit blocks. During a test operation, different power voltages may be applied to the control pads to selectively decouple individual array power supply lines from the internal power supply line, and selectively couple the power voltages applied to the control pads to the corresponding array power supply lines and internal circuit blocks.

公开(公告)号：KR100200760B1

公开(公告)日：1999-06-15

申请号：KR1019960058498

申请日：1996-11-27

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: G11C11/407

Abstract: 일정한 면적내에서 센스 앰프의 레이아웃 디자인 룰을 완화할 수 있고 성능 개선을 할 수 있는 비트라인 센스 앰프 및 센스 드라이버의 배치 방법을 개시한다.
다수개의 메모리 셀에 공통으로 연결된 비트라인이 다수개 존재하는 다수개의 셀 어레이블록과, 상기 다수개의 비트라인의 각각에 발생한 신호를 감지하기 위한 소정 개수의 비트라인 센스 앰프가 존재하는 반도체 메모리 장치에 있어서,
상기 비트라인과 상기 비트라인 센스 앰프간의 연결이 이웃하는 것들 사이에서 뿐만 아니라, 하나 또는 그이상의 또 다른 셀 어레이 블록을 가로질러 이루어지도록 배치하는 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법을 제공하는 것이다. 상기 비트라인과 상기 비트라인 센스 앰프간은 국소 비트라인 스위치 회로를 사용함으로써 원격 위치한 센스 앰프와 비트라인을 연결 시킨다. 다수개의 비트라인 센스 앰프의 동작을 제어하는 드라이버는 이웃하는 비트라인 센스 앰프 사이에서 공유되도록 배치할 수 있다.
따라서, 본 발명에 따르면 작아지는 디자인 룰에 의한 비트라인 센스 앰프 문제를 해결할 수 있고 센스 앰프 드라이버를 독립 혹은 공유하는 구조를 적용함으로써 저 전압 및 고집적 메모리에 적합할 뿐 만아니라 칩 크기가 감소한 아키텍쳐의 구현이 가능해진다.

公开(公告)号：KR100143027B1

公开(公告)日：1998-08-17

申请号：KR1019940038501

申请日：1994-12-29

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: G11C11/401

Abstract: 본 발명은, 복수개의 비트라인쌍들을 가지며 열방향으로 배열된 복수개의 서브메모리블럭들과, 상기 서브메모리블럭들을 가지며 행방향으로 배열된 복수개의 메모리블럭들과 상기 비트라인쌍들에 각각 연결된 복수개의 센스앰프들을 가지며 상기 서브메모리블럭들의 각각에 제공된 복수개의 센스앰프블럭들을 가지는 반도체메모리소자에 관한 것으로서, 상기 메모리블럭등 중 하나를 선택하기 위한 블럭선택신호를 공통으로 입력하며 서로 소정의 시간간격을 두고 발생되는 활성화신호쌍들의 각각을 입력하여 상기 센서앰프블럭들의 각각을 제어하는 복수개의 센스앰프드라이버들을 구비하다.

公开(公告)号：KR1019970076826A

公开(公告)日：1997-12-12

申请号：KR1019960015101

申请日：1996-05-08

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: G11C11/407

Abstract: 1.청구 범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 메모리 장치에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
본 발명은 상대적으로 빠르게 위상이 변하는 하나의 신호선상의 신호를 다른 하나의 신호선상에서 반대위상으로 바꿈과 동시에 스위칭하여 논리 펄스형태로서 정송함으로써 수신수단 앞단의 로딩을 가분리시켜 실질적인 로딩을 작게 하여 상기 신호의 전송속도를 빠르게 할 수 있는 신호 집적 회로를 제공한다.
3.발명의 해결방법의 요지
본 발명은 입력신호들을 구동하여 출력하는 드라이버들과; 상기 드라이버들과 연결되어 상기 드라이버들의 출력신호를 각각 송출하기 위한 적어도 둘 이상의 신호선들과, 상기 신호선들과 대응되며 각각의 상기 출력신호들에 응답하여 소정레벨의 신호를 발생하여 출력단으로 전송하기 위한 적어도 둘 이상의 수신수단들을 포함하는 반도체 메모리 장치의 신호 집적 회로에 있어서, 상기 신호선들 사이에 접속되며 상기 드라이버들로부터 각각 출력되는 상기 출력신호들에 응답하여 상기 출력신호들중 레벨상태의 변화가 빠른 상기 출력신호를 감지하여 상기 신호선들 중 상대 상기 신호선의 노드를 제1논리상태로 가져가는 신호전송 감지수단과, 상기 신호선들상 및 상기 신호선들 사이에 접속되며 상기 신호전송 감지수단에 각각 일단이 접속되어 상기 신호선들상의 상기 출력신호를 차단 또는 전송하며 입 되는 하나의 상기 출력신호에 응답하여 상기 신호선으로의 신호출력 및 상대 상기 신호선의 프리차아지를 제어하기 위한 적어도 하나 이상의 스위칭수단과, 상기 신호선들상에 각각 위치하며 상기 신호전송 감지수단의 각각의 출력노드에 입력단이 접속되며 상기 수신수단의 입력단에 출력단이 접속되어 상기 출력신호가 감지된 노드의 전압레벨에 응답하여 소정레벨의 펄스를 발생하는 적어도 둘이상의 펄스발생수단과, 상기 수신수단의 출력단에 입력단이 접속되어 상기 수신수단의 출력신호를 일시 저장하여 출력하는 래치회로를 특징으로 한다.
4.발명의 중요한 용도
본 발명은 반도체 메모리 장치에 적합하게 사용한다.

公开(公告)号：KR1019960038967A

公开(公告)日：1996-11-21

申请号：KR1019950009967

申请日：1995-04-26

Applicant: 삼성전자주식회사

Inventor： 강복문 ,  유승문

IPC: G11C5/14

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치
2. 발명이 해결하려고 하는 기술적 과제
반도체 메모리장치의 기판전압을 모드에 따라 제어함
3. 발명의 해결 방법의 요지
감지신호에 의해 활성화되어 기판전압을 발생하는 회로를 구비하는 반도체 메모리장치에서, 감지신호를 발생하는 회로가 제1전원과 제2전원 사이에 공통 연결되고 제어단이 상기 기판전압에 연결되며, 상기 기판전압이 설정된 제1전위레벨 보다 높을시 제1감지신호를 발생하는 수단과, 상기 제1전원과 제2전원 사이에 연결되고 제어단이 특정 모드신호에 연결되며, 상기 모드신호가 활성화될 시 스위칭되어 제2전위레벨의 기판전압을 발생하기 위한 제2감지신호를 발생하는 수단으로 구성함
4. 발명의 중요한 용도
반도체 메모리장치에서 특정모드시 노말모드에서 사용하는 기판전압과 다른 전위로 기판전압을 발생할 수 있으며, 기판전압을 사용하지 않는 모드시 기판전압의 발생을 중단시킴

公开(公告)号：KR1019960003811B1

公开(公告)日：1996-03-22

申请号：KR1019910010192

申请日：1991-06-19

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: H03F3/45

Abstract: The Bi-CMOS amplifier is designed by integrating bipolar transistor and CMOS transistor to increase current drive capability. The amplifier includes a first bipolar transistor and a second bipolar transistor to form a current mirror, an output bipolar transistor, a first current pullup unit connected between power input stage and the first bipolar transistor to control current level according to a first input signal, and a second current pullup unit connected between power input stage and the second bipolar transistor to control current level according to a second input signal.

Abstract translation: Bi-CMOS放大器是通过集成双极晶体管和CMOS晶体管来提高电流驱动能力而设计的。 放大器包括第一双极晶体管和第二双极晶体管，以形成电流镜，输出双极晶体管，连接在功率输入级与第一双极晶体管之间的第一电流上拉单元，以根据第一输入信号控制电流电平;以及 连接在电力输入级和第二双极晶体管之间的第二电流上拉单元，以根据第二输入信号控制电流水平。

公开(公告)号：KR1019960000836B1

公开(公告)日：1996-01-13

申请号：KR1019920021849

申请日：1992-11-20

Applicant: 삼성전자주식회사

Inventor： 오승철 ,  김문곤 ,  유승문 ,  학애재 ,  이승훈

IPC: G11C11/407

Abstract: The device comprises a power-up unit in which voltage with upper level than power supply level, an input unit which outputs signals by responding to the enable status of decoded low address signals, and an output unit which is composed of a n-MOS transistor which inputs output signals from the input unit and has a source inputting word line operating signals and a drain connected to word line and a pull-down n-MOS transistor that is connected between the drain of the p-MOS transistor and the ground.

Abstract translation: 该装置包括上电单元，其上电高于电源电平的电压，通过响应于解码的低地址信号的使能状态输出信号的输入单元和由n-MOS晶体管组成的输出单元 其输入来自输入单元的输出信号，并且具有源极输入字线操作信号和连接到字线的漏极和连接在p-MOS晶体管的漏极与地之间的下拉n-MOS晶体管。

公开(公告)号：KR1019940012407A

公开(公告)日：1994-06-23

申请号：KR1019920022207

申请日：1992-11-24

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: G11C29/00

Abstract: 본 발명은 반도체 메모리 장체에서 특히 저전력 수비가 이우러지는 퓨우즈박스 및 이를 구비하는 리던던시회로에 관한 것으로, 본 발명은 소정의 공급전원에 연결되고 소정의 제어신호에 의해 동작되는 스위칭수단과 상기 스위칭수단에 연결되고 고정의 어드레스에 연결된 다수개의 퓨우즈로 이루어지는 퓨우즈박스를 구비하고, 이러한 퓨우즈박스가 상기의 결함이 발생된 메모리 쎌의 정보를 가지고 입력되는 어드레스가 입력될 시에만 인에이블되게 하므로서, 칩의 대기상태나 또는 노멀 메모리 쎌에 결함이 발생되지 않아 리던던시 동작이 수행되지 않는 경우에 소비되었던 불필요한 전류 소비를 방지하게 된다. 이로부터 저전력 퓨우즈 박스 및 이를 구비하는 이던던시회로를 실현할 수 있으며, 특히 저전압을 채용하는 초고집적 반도체 메모리 장치의 전류소비를 억제할수 있다.

公开(公告)号：KR1019920019095A

公开(公告)日：1992-10-22

申请号：KR1019910004492

申请日：1991-03-21

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: H03K19/0175

Abstract: 내용 없음

公开(公告)号：KR100184496B1

公开(公告)日：1999-04-15

申请号：KR1019960015101

申请日：1996-05-08

Applicant: 삼성전자주식회사

Inventor： 유승문

IPC: G11C11/407

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야:
본 발명은 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하고 하는 기술적 과제:
본 발명은 상대적으로 빠르게 위상이 변하는 하나의 신호선상의 신호를 다른 하나의 신호선상에서 반대위상으로 바꿈과 동시에 스위칭하여 논리 펄스형태로서 전송함으로써 수신수단 앞단의 로딩을 가분리시켜 실질적인 로딩을 작게하여 상기 신호의 전송속도를 빠르게 할 수 있는 신호 집적 회로를 제공한다.
3. 발명의 해결방법의 요지:
본 발명은 입력신호들을 구동하여 출력하는 드라이버들과, 상기 드라이버들과 연결되어 상기 드라이버들의 출력신호를 각각 송출하기 위한 적어도 둘이상의 신호선들과, 상기 신호선들과 대응되며 각각이 상기 출력신호들에 응답하여 소정레벨의 신호를 발생하여 출력단으로 전송하기 위한 적어도 둘이상의 수신수단들을 포함하는 반도체 메모리 장치의 신호 집적 회로에 있어서, 상기 신호선들사이에 접속되며 상기 드라이버들로부터 각각 출력되는 상기 출력신호들에 응답하여 상기 출력신호들중 레벨상태의 변화가 빠른 상기 출력신호를 감지하여 상기 신호선들중 상대 상기 신호선의 노드를 제1논리상태로 가져가는 신호전송 감지수단과, 상기 신호선들상 및 상기 신호선들사이에 접속되며 상기 신호전송 감지수단에 각각 일단이 접속되어 상기 신호선들상의 상기 출력신호를 차단 또는 전송하며 입력되는 하나의 상기 출력신호에 응답하여 상기 신호선으로 신호출력 및 상대 상기 신호선의 프리차아지를 제어하기 위한 적어도 하나이상의 스위칭수단과, 상기 신호선들상에 각각 위치하며 상기 신호전송 감지수단의 각각의 출력노드에 입력단이 접속되며 상기 수신수단의 입력단에 출력단이 접속되어 상기 출력신호가 감지된 노드의 전압레벨에 응답하여 소정레벨의 펄스를 발생하는 적어도 둘이상의 펄스발생수단과, 상기 수신수단의 출력단에 입력단이 접속되어 상기 수신수단의 출력신호를 일시 저장하여 출력하는 래치회로를 특징으로 한다.
4. 발명의 중요한 용도:
본 발명은 반도체 메모리 장치에 적합하게 사용된다.