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公开(公告)号：KR1020090053140A
公开(公告)日：2009-05-27
申请号：KR1020070119816
申请日：2007-11-22
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115 , B82Y10/00
CPC classification number: H01L29/7881 , B82Y10/00 , G11C2216/06 , H01L27/115 , H01L27/11521 , H01L27/11565 , H01L27/11568 , H01L29/42332 , H01L29/42348 , H01L29/792 , H01L21/28273
Abstract: 본 발명은 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 상에 터널 절연막, 터널 절연막 상에 전하 저장막, 전하 저장막 상에 나노 돗을 포함하는 블로킹 절연막, 및 블로킹 절연막 상에 제어 게이트 전극을 포함한다.
블로킹 절연막, 나노 돗, 비휘발성 메모리-
公开(公告)号：KR1020090041196A
公开(公告)日：2009-04-28
申请号：KR1020070106780
申请日：2007-10-23
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247 , B82Y10/00
CPC classification number: H01L29/4234 , H01L21/28282 , H01L29/517 , H01L29/66833 , H01L29/792
Abstract: A nonvolatile memory device, a manufacturing method thereof, and a system are provided to facilitate an erase operation by a tunneling through an upper insulating layer by using the upper insulating layer with lower dielectric constant than the dielectric constant of the lower insulating layer. A semiconductor substrate(100) includes a first source/drain region(101), a second source/drain region(102) and a channel region(103) between the source/drain regions. A gate stack(600) is formed on the semiconductor substrate. The gate stack includes a lower insulating layer(200), a charge trap layer(300), an upper insulating layer(400) and a control gate electrode(500). The first and second source/drain regions are formed in the active region of the semiconductor substrate.
Abstract translation: 提供了一种非易失性存储器件及其制造方法和系统，以便通过使用具有比下绝缘层的介电常数低的介电常数的上绝缘层通过上绝缘层的隧道进行擦除操作。 半导体衬底（100）包括在源极/漏极区域之间的第一源极/漏极区域（101），第二源极/漏极区域（102）和沟道区域（103）。 在半导体衬底上形成栅叠层（600）。 栅堆叠包括下绝缘层（200），电荷陷阱层（300），上绝缘层（400）和控制栅电极（500）。 第一和第二源/漏区形成在半导体衬底的有源区中。
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公开(公告)号：KR1020090016944A
公开(公告)日：2009-02-18
申请号：KR1020070081300
申请日：2007-08-13
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/7923 , H01L21/28282 , H01L27/115 , H01L27/11568 , H01L29/42348 , H01L29/42352 , H01L27/10891
Abstract: A nonvolatile memory device and a manufacturing method thereof are provided to reduce interference by isolating a pair of charge storage patterns with a word line. An active region is defined on a semiconductor substrate by a device isolating film, and is extended to a first direction. Bit lines(120) is extended to a second direction. The second direction intersects with the first direction. The active region is covered by a word line(160). Charge storage patterns(140) are positioned between the word line and the active region, and are arranged in both ends of the bit lines. A pair of charge storage patterns is isolated by the word line.
Abstract translation: 提供了一种非易失性存储器件及其制造方法，以通过用字线隔离一对电荷存储模式来减少干扰。 有源区通过器件隔离膜限定在半导体衬底上，并延伸到第一方向。 位线（120）延伸到第二方向。 第二方向与第一方向相交。 活动区域由字线（160）覆盖。 电荷存储图案（140）位于字线和有源区之间，并且布置在位线的两端。 一对电荷存储模式被字线隔离。
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公开(公告)号：KR1020090015665A
公开(公告)日：2009-02-12
申请号：KR1020070080188
申请日：2007-08-09
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L29/66833 , B82Y10/00 , H01L21/28282 , H01L29/4234 , H01L29/792
Abstract: A non-volatile memory device and method of fabricating the same is provided to improve charge storage capacity by forming an oxide film that surrounds a nano crystal. In a non-volatile memory device and method of fabricating the same, a charge trapping layer(140) is formed on the semiconductor substrate. A charge trapping layer includes more than two laminated sub charge trap layers(142,144). A gate electrode is formed on the charge trapping layer, each sub charge trap layer includes a nano-crystal layer(120 NC) including a plurality of nano crystals and the dielectric layer(130) covering the nanocrystal layer. At least one of the sub charge trap layers includes the oxide film(127) that surrounds each nano-crystal. The tunnel layer(110) is interposed between the semiconductor board and the charge trapping layer. The blocking layer(150) is interposed between the charge trapping layer and the gate electrode.
Abstract translation: 提供一种非易失性存储器件及其制造方法，用于通过形成围绕纳米晶体的氧化膜来改善电荷存储容量。 在非易失性存储器件及其制造方法中，在半导体衬底上形成电荷俘获层（140）。 电荷捕获层包括多于两个的层叠次电荷陷阱层（142,144）。 在电荷捕获层上形成栅电极，每个子电荷陷阱层包括包含多个纳米晶体的纳米晶体层（120NC）和覆盖纳米晶体层的电介质层（130）。 子电荷陷阱层中的至少一个包括围绕每个纳米晶体的氧化膜（127）。 隧道层（110）介于半导体板和电荷俘获层之间。 阻挡层（150）介于电荷俘获层和栅电极之间。
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公开(公告)号：KR100755367B1
公开(公告)日：2007-09-04
申请号：KR1020060021692
申请日：2006-03-08
Applicant: 삼성전자주식회사 , 학교법인고려중앙학원
CPC classification number: H01L51/0508 , B82Y10/00 , H01L29/0665 , H01L29/0673 , H01L51/0048 , H01L51/0558
Abstract: 실린더형 게이트를 갖는 나노-라인 반도체 소자 및 그 제조방법을 제공한다. 이 방법은 기판 상에 희생 물질막을 형성하는 것을 구비한다. 상기 희생 물질막을 갖는 기판 상에 반도체 특성을 갖는 적어도 하나의 나노 라인을 형성한다. 상기 나노 라인을 갖는 기판 상에 상기 나노 라인을 가로지르며 상기 희생 물질막 상부로 연장된 마스크 패턴을 형성한다. 상기 마스크 패턴을 갖는 기판 상에 상기 마스크 패턴을 사이에 두고 서로 이격되며 상기 마스크 패턴 양옆의 상기 나노 라인과 접촉하는 소스 및 드레인 전극들을 형성한다. 상기 마스크 패턴 및 상기 마스크 패턴 하부의 상기 희생 물질막을 차례로 제거하여 상기 소스 및 드레인 전극들 사이에 위치하는 상기 나노 라인을 노출시키는 개구부를 형성한다. 상기 개구부를 갖는 기판 상에 상기 나노 라인의 채널 영역을 둘러싸는 게이트 전극을 형성한다.
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Patent Agency Ranking
公开(公告)号：KR100744012B1
公开(公告)日：2007-07-30
申请号：KR1020050038992
申请日：2005-05-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 다치형 비휘발성 기억 장치를 제공한다. 이 장치는 소오스 영역 및 드레인 영역 사이의 기판 상에 형성된 게이트 전극과, 게이트 전극과 기판 사이에 개재된 터널절연막 및 블로킹 절연막과, 터널 절연막과 블로킹 절연막 사이에 적층된 복수층의 전하저장층을 포함한다. 전하저장층들 사이에는 장벽 절연층이 각각 개재되어 있다. 본 발명에서 기판으로 부터 게이트 전극으로 향할수록 전하저장층들 사이에 개재된 장벽절연층의 터널링 확률이 낮은 것이 특징이다.
멀티비트, 다치형, 비휘발성, SONOS-
公开(公告)号：KR100718255B1
公开(公告)日：2007-05-15
申请号：KR1020050018405
申请日：2005-03-05
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10873 , H01L27/10829
Abstract: 동작 특성이 향상되고 고집적화가 가능한 디램 장치 및 그 제조 방법에서, 디램 장치에는 우선 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물의 측벽에 게이트 절연막 패턴 및 게이트 전극이 구비된다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인이 구비된다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인이 구비된다. 그리고, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터가 구비된다. 상기 구성을 갖는 디램 장치는 누선 전류가 감소되어 동작 특성이 향상되고, 단위 셀을 이루는 각 요소들이 수직 방향으로 적층되므로 단위 셀이 차지하는 기판 면적이 감소된다.
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公开(公告)号：KR100634266B1
公开(公告)日：2006-10-13
申请号：KR1020040069865
申请日：2004-09-02
Applicant: 삼성전자주식회사
Inventor： 백승재
IPC: H01L21/8247 , H01L21/336 , H01L21/31 , B82Y10/00
CPC classification number: G11C16/0475 , H01L27/115 , H01L27/11568 , H01L29/42332 , H01L29/7887 , H01L29/7923 , H01L29/7926
Abstract: 불휘발성 메모리 장치 및 이를 제조하는 방법에서, 제1확산 영역은 기판의 표면 부위에 수직 방향으로 형성된 리세스의 바닥 부위에 형성되며, 제2확산 영역 및 제3확산 영역은 상기 제1확산 영역으로부터 이격되며 서로 마주하는 상기 리세스의 측면 부위들에 각각 형성된다. 제1절연막, 제2절연막 및 상기 제1절연막과 상기 제2절연막 사이의 전하 트랩핑막을 포함하는 복합 절연막은 상기 리세스의 표면들 상에 형성되며, 상기 리세스를 매립하는 게이트 전극은 상기 복합 절연막 상에 형성된다. 상기 복합 절연막은 상기 확산 영역들과 인접하는 4개의 전하 저장 영역들을 가지며, 4 비트 정보를 저장할 수 있다.
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公开(公告)号：KR1020060097292A
公开(公告)日：2006-09-14
申请号：KR1020050018405
申请日：2005-03-05
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10873 , H01L27/10829
Abstract: 동작 특성이 향상되고 고집적화가 가능한 디램 장치 및 그 제조 방법에서, 디램 장치에는 우선 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물의 측벽에 게이트 절연막 패턴 및 게이트 전극이 구비된다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인이 구비된다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인이 구비된다. 그리고, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터가 구비된다. 상기 구성을 갖는 디램 장치는 누선 전류가 감소되어 동작 특성이 향상되고, 단위 셀을 이루는 각 요소들이 수직 방향으로 적층되므로 단위 셀이 차지하는 기판 면적이 감소된다.
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公开(公告)号：KR1020050121870A
公开(公告)日：2005-12-28
申请号：KR1020040046962
申请日：2004-06-23
Applicant: 삼성전자주식회사
Inventor： 백승재
IPC: H01L27/10
CPC classification number: H01L29/66825 , G11C16/0408 , H01L21/28273 , H01L29/42324 , H01L29/665 , H01L29/6656 , H01L29/7881
Abstract: 본 발명의 축소가능한 2개의 트랜지스터를 갖는 메모리(STTM) 셀 구조는, 반도체기판과, 반도체기판의 표면에서 상호 채널형성영역만큼 이격되도록 배치되는 제1 금속영역 및 제2 금속영역과, 채널형성영역 위의 게이트절연막과, 게이트절연막 위에 배치되는 플로팅 게이트도전막과, 플로팅 게이트도전막 위에 배치되는 다수의 터널접합구조와, 다수의 터널접합구조 위에 배치되는 데이터라인 도전막과, 데이터라인 도전막 위에 배치되는 절연막과, 플로팅 게이트도전막, 다수의 터널접합구조, 데이터라인 도전막 및 절연막의 측면에 배치되는 측면 절연막과, 그리고 측면절연막 및 절연막 위에 배치되는 컨트롤 게이트도전막을 포함한다.
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