-
公开(公告)号：KR100744012B1
公开(公告)日：2007-07-30
申请号：KR1020050038992
申请日：2005-05-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 다치형 비휘발성 기억 장치를 제공한다. 이 장치는 소오스 영역 및 드레인 영역 사이의 기판 상에 형성된 게이트 전극과, 게이트 전극과 기판 사이에 개재된 터널절연막 및 블로킹 절연막과, 터널 절연막과 블로킹 절연막 사이에 적층된 복수층의 전하저장층을 포함한다. 전하저장층들 사이에는 장벽 절연층이 각각 개재되어 있다. 본 발명에서 기판으로 부터 게이트 전극으로 향할수록 전하저장층들 사이에 개재된 장벽절연층의 터널링 확률이 낮은 것이 특징이다.
멀티비트, 다치형, 비휘발성, SONOS-
公开(公告)号：KR100718255B1
公开(公告)日：2007-05-15
申请号：KR1020050018405
申请日：2005-03-05
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10873 , H01L27/10829
Abstract: 동작 특성이 향상되고 고집적화가 가능한 디램 장치 및 그 제조 방법에서, 디램 장치에는 우선 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물의 측벽에 게이트 절연막 패턴 및 게이트 전극이 구비된다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인이 구비된다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인이 구비된다. 그리고, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터가 구비된다. 상기 구성을 갖는 디램 장치는 누선 전류가 감소되어 동작 특성이 향상되고, 단위 셀을 이루는 각 요소들이 수직 방향으로 적층되므로 단위 셀이 차지하는 기판 면적이 감소된다.
-
公开(公告)号：KR1020060097292A
公开(公告)日：2006-09-14
申请号：KR1020050018405
申请日：2005-03-05
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/10873 , H01L27/10829
Abstract: 동작 특성이 향상되고 고집적화가 가능한 디램 장치 및 그 제조 방법에서, 디램 장치에는 우선 도전막 패턴과 상기 도전막 패턴에 비해 상대적으로 높은 밴드갭을 갖는 비도전막 패턴이 교대로 증착된 형태를 갖는 다중 터널 접합(Multiple tunnel junction) 구조물이 구비된다. 상기 다중 터널 접합 구조물의 측벽에 게이트 절연막 패턴 및 게이트 전극이 구비된다. 상기 게이트 전극과 전기적으로 접속하는 워드 라인이 구비된다. 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 어느 한 면과 전기적으로 접속하는 비트 라인이 구비된다. 그리고, 상기 다중 터널 접합 구조물의 상부면 및 하부면 중 상기 비트 라인과 전기적으로 접속하지 않는 면과 전기적으로 접속하는 커패시터가 구비된다. 상기 구성을 갖는 디램 장치는 누선 전류가 감소되어 동작 특성이 향상되고, 단위 셀을 이루는 각 요소들이 수직 방향으로 적층되므로 단위 셀이 차지하는 기판 면적이 감소된다.
-
公开(公告)号：KR100810614B1
公开(公告)日：2008-03-06
申请号：KR1020060080097
申请日：2006-08-23
Applicant: 삼성전자주식회사
CPC classification number: H01L27/115 , G11C7/1045 , G11C11/404 , H01L27/108 , H01L27/10802 , H01L29/7841 , H01L29/7881 , H01L29/792
Abstract: 커패시터를 구비하지 않고 디램 셀 모드 및 비휘발성 메모리 셀 모드를 갖는 반도체 메모리 소자를 제공한다. 상기 반도체 메모리 소자는 메트릭스 형태로 배열되고 플로팅 바디들을 갖는 다수개의 트랜지스터들을 구비한다. 반도체 기판 상에 배치되고 상기 트랜지스터들의 게이트 전극들이 접속되는 워드 라인들을 구비한다. 상기 게이트 전극들의 제1 측에 위치하고 상기 반도체 기판 내에 위치하는 상기 트랜지스터들의 드레인들에 접속되는 비트라인들을 구비한다. 상기 제1 측과 다른 상기 게이트 전극들의 제2 측에 위치하고 상기 반도체 기판 내에 위치하는 상기 트랜지스터들의 소오스들에 접속되는 소오스 라인들을 구비한다. 상기 게이트 전극들과 상기 플로팅 바디들 사이에 위치하는 전하 저장영역들을 구비한다. 상기 반도체 메모리 소자의 동작방법 또한 제공한다.
디램 셀 모드, 비휘발성 메모리 셀 모드, 플로팅 바디, 게이트 전극-
公开(公告)号：KR100663359B1
公开(公告)日：2007-01-02
申请号：KR1020050027239
申请日：2005-03-31
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L21/336
CPC classification number: H01L27/108 , H01L27/10802 , H01L29/7841 , H01L29/78648
Abstract: 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 제공한다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판 및 상기 반도체기판 상에 배치된 장벽층(barrier layer)을 구비한다. 상기 장벽층 상에 리세스 채널 트랜지스터(recess channel transistor)가 제공된다. 상기 리세스 채널 트랜지스터는 제 1 도전형의 소스 영역, 상기 제 1 도전형의 드레인 영역, 제 2 도전형의 플로팅 바디 및 상기 플로팅 바디를 가로지르는 리세스 영역을 구비한다. 상기 소스 영역은 상기 플로팅 바디의 상부에 배치된다. 상기 드레인 영역은 상기 플로팅 바디의 상부에 배치되며, 상기 소스 영역과 이격되도록 배치된다. 상기 플로팅 바디는 상기 소스 영역 및 상기 드레인 영역 하부에 배치된다. 상기 리세스 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 배치된다.
-
Patent Agency Ranking
公开(公告)号：KR1020060116543A
公开(公告)日：2006-11-15
申请号：KR1020050038992
申请日：2005-05-10
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/792 , H01L21/28282 , H01L29/4234
Abstract: A multi-level type nonvolatile memory device is provided to restrain the distortion of data due to the leak of charge and to improve retention characteristics by controlling properly a tunneling probability using an improved barrier insulating layer structure composed of a plurality of barrier insulating layers with different tunneling characteristics. Source/drain regions(52) are formed in a semiconductor substrate(50). A gate electrode(64) is formed between the source/drain regions on the substrate. A tunnel insulating layer(54) and a blocking insulating layer are interposed between the substrate and the gate electrode. A plurality of charge storing layers(56a,56b,56c) are stacked between the blocking insulating layer and the tunnel insulating layer. A plurality of barrier insulating layers(58,60) are interposed between the charge storing layers.
Abstract translation: 提供了一种多电平型非易失性存储装置，用于抑制由于电荷泄漏引起的数据失真，并且通过使用由具有不同的多个阻挡绝缘层构成的改进的阻挡绝缘层结构适当地控制隧道概率来改善保持特性 隧道特征。 源极/漏极区（52）形成在半导体衬底（50）中。 栅极电极（64）形成在衬底上的源极/漏极区域之间。 隧道绝缘层（54）和阻挡绝缘层插入在基板和栅电极之间。 多个电荷存储层（56a，56b，56c）堆叠在阻挡绝缘层和隧道绝缘层之间。 在电荷存储层之间插入有多个阻挡绝缘层（58,60）。
-
公开(公告)号：KR1020060104794A
公开(公告)日：2006-10-09
申请号：KR1020050027239
申请日：2005-03-31
Applicant: 삼성전자주식회사
IPC: H01L21/8242 , H01L21/336
CPC classification number: H01L27/108 , H01L27/10802 , H01L29/7841 , H01L29/78648
Abstract: 리세스 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 셀(one transistor floating body DRAM cell)을 제공한다. 상기 단일 트랜지스터 플로팅 바디 디램 셀은 반도체기판 및 상기 반도체기판 상에 배치된 장벽층(barrier layer)을 구비한다. 상기 장벽층 상에 리세스 채널 트랜지스터(recess channel transistor)가 제공된다. 상기 리세스 채널 트랜지스터는 제 1 도전형의 소스 영역, 상기 제 1 도전형의 드레인 영역, 제 2 도전형의 플로팅 바디 및 상기 플로팅 바디를 가로지르는 리세스 영역을 구비한다. 상기 소스 영역은 상기 플로팅 바디의 상부에 배치된다. 상기 드레인 영역은 상기 플로팅 바디의 상부에 배치되며, 상기 소스 영역과 이격되도록 배치된다. 상기 플로팅 바디는 상기 소스 영역 및 상기 드레인 영역 하부에 배치된다. 상기 리세스 영역은 상기 소스 영역 및 상기 드레인 영역 사이에 배치된다.
-
公开(公告)号：KR1020060100993A
公开(公告)日：2006-09-22
申请号：KR1020050021996
申请日：2005-03-16
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L27/1203 , H01L21/84 , H01L27/11 , H01L27/1104 , H01L27/1108 , H01L29/785
Abstract: 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들을 제공한다. 상기 에스램 셀은 반도체기판 및 상기 반도체기판으로부터 돌출된 핀 바디를 구비한다. 상기 핀 바디를 감싸는 제1 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제1 하부 및 상부 소오스/드레인 영역들을 갖는 제1 다중 게이트 FET를 제공한다. 상기 핀 바디를 감싸는 제2 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제2 하부 및 상부 소오스/드레인 영역들을 갖는 제2 다중 게이트 FET를 제공한다. 상기 제1 절연된 공통 게이트 전극과 상기 제2 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제1 연결부가 배치된다. 상기 제2 절연된 공통 게이트 전극과 상기 제1 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제2 연결부가 배치된다. 상기 씨모스 에스램 셀을 제조하는 방법들 또한 제공한다.
다중 게이트 FET, 구동 트랜지스터, 부하 트랜지스터, 전송트랜지스터, 에스램 셀-
公开(公告)号：KR100855993B1
公开(公告)日：2008-09-02
申请号：KR1020070032939
申请日：2007-04-03
Applicant: 삼성전자주식회사
IPC: H01L27/115 , B82Y10/00
CPC classification number: H01L21/28273 , B82Y10/00 , H01L29/42332 , H01L29/7881 , H01L21/28282
Abstract: A charge trap flash memory device and a manufacturing method thereof are provided to improve retention characteristics thereof by using a plurality of nano-dots having deep charge trap levels. A tunneling insulating layer(130) is formed on a semiconductor substrate. A charge trap layer(140) is formed on the tunneling insulating layer. A blocking insulating layer(150) is formed on the charge trap layer. A gate electrode is formed on the blocking insulating layer. The charge trap layer includes a plurality of trap layers(144,148), a plurality of nano-dots(142), and an intermediate blocking layer(146). The trap layers include a first material having band gap energy of a first level. The nano-dots are surrounded by one or more trap layers and include a second material having band gap energy of a second level lower than the first level. The intermediate blocking layer is formed between the trap layers and includes a third material having band gap energy of a third level higher than the first level.
Abstract translation: 提供一种电荷阱闪存器件及其制造方法，以通过使用具有深电荷陷阱电平的多个纳米点来改善其保持特性。 隧道绝缘层（130）形成在半导体衬底上。 在隧道绝缘层上形成电荷陷阱层（140）。 在电荷陷阱层上形成阻挡绝缘层（150）。 栅电极形成在阻挡绝缘层上。 电荷陷阱层包括多个陷阱层（144,148），多个纳米点（142）和中间阻挡层（146）。 陷阱层包括具有第一级的带隙能量的第一材料。 纳米点被一个或多个陷阱层包围，并且包括具有低于第一电平的第二电平的带隙能量的第二材料。 中间阻挡层形成在陷阱层之间，并且包括具有比第一电平高三级的带隙能量的第三材料。
-
公开(公告)号：KR100702014B1
公开(公告)日：2007-03-30
申请号：KR1020050037244
申请日：2005-05-03
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L29/78
CPC classification number: H01L27/108 , H01L21/84 , H01L27/10802 , H01L27/1203 , H01L29/7841
Abstract: 수직 채널 트랜지스터 구조를 갖는 단일 트랜지스터 플로팅 바디 디램 소자들을 제공한다. 상기 디램 소자들은 반도체기판 및 상기 반도체기판 상에 위치하고 서로 격리된 한 쌍의 제1 및 제2 플로팅 바디들을 구비한다. 상기 제1 및 제2 플로팅 바디들의 하부 및 상부에 소오스 영역 및 드레인 영역이 위치한다. 상기 제1 및 제2 플로팅 바디들 사이에 개재된 게이트 전극이 배치된다. 상기 디램 소자들의 제조방법들 또한 제공한다.
단일 트랜지스터 플로팅 바디 디램 셀, 플로팅 바디, 게이트 전극, 소오스 영역, 드레인 영역
-
-
-
-
-
-
-
-
-
Search Results
27
records
(took 0.02 seconds)
