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    KR20210034721A - Physical vapor deposition apparatus
    1.
    发明专利
    KR20210034721A - Physical vapor deposition apparatus 审中-公开

    公开(公告)号：KR20210034721A

    公开(公告)日：2021-03-31

    申请号：KR1020190115995A

    申请日：2019-09-20

    Applicant: 삼성전자주식회사

    Inventor： 이진우 ,  박광민 ,  안광국 ,  안동호 ,  오철 ,  유승근 ,  이자빈

    IPC: H01J37/32 ,  H01J37/34 ,  H03H7/40

    CPC classification number: H01J37/32183 ,  H01J37/3414 ,  H03H7/40

    Abstract: 본 발명의 일 실시예는, 측벽에 의해 정의되는 내부 공간을 가지며 상기 내부 공간에 공급된 공정 가스에 플라즈마를 발생시켜 피처리되는 대상물에 박막을 형성하는 증착 공정이 수행되는 챔버; 상기 챔버의 상부에 배치되는 제1 전극; 상기 제1 전극의 하부에 배치되며 상기 대상물이 안착되는 제2 전극; 상기 제1 전극 및 상기 대상물의 사이에 배치되며 상기 플라즈마와 반응하여 유전체 물질의 입자를 공급하는 타겟; 상기 측벽에 접속되어 상기 제1 전극에서 상기 측벽으로 연결되는 제1 접지 경로를 형성하며 적어도 하나의 제1 임피던스 가변소자를 갖는 제1 임피던스 조절부; 및 상기 제1 접지 경로의 임피던스값 또는 전류값을 측정하여 상기 제1 접지 경로의 제1 임피던스 변화량 또는 제1 전류 변화량을 검출하고, 상기 제1 임피던스 변화량 또는 제1 상기 전류 변화량을 보상하는 상기 임피던스 가변소자의 제1 임피던스 조정값을 산출하며, 상기 제1 임피던스 조절부의 임피던스가 상기 제1 임피던스 조정값과 같도록 제어하는 제어부;를 포함하는 물리기상 증착장치를 제공한다.

    KR20210027306A - Semiconductor memory device and method for fabricating the same
    2.
    发明专利
    KR20210027306A - Semiconductor memory device and method for fabricating the same 审中-公开

    公开(公告)号：KR20210027306A

    公开(公告)日：2021-03-10

    申请号：KR1020210021566A

    申请日：2021-02-18

    Applicant: 삼성전자주식회사

    Inventor： 박정희 ,  박광민 ,  히데키 호리이

    IPC: H01L27/24 ,  H01L45/00

    CPC classification number: H01L27/2481 ,  H01L27/2409 ,  H01L45/06 ,  H01L45/122 ,  H01L45/1253 ,  H01L45/16

    Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로, 성능 및 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다. 본 발명에 따른 반도체 메모리 장치는 기판, 기판 상에, 제1 방향으로 연장되고, 제1 방향과 교차하는 제2 방향으로 서로 이격되는 복수의 하부 도전 라인, 하부 도전 라인 상에, 제2 방향으로 연장되고, 제1 방향으로 서로 이격되는 복수의 중부 도전 라인, 하부 도전 라인과 중부 도전 라인이 교차되는 영역에서, 하부 도전 라인과 중부 도전 라인 사이에 배치되는 메모리 셀로, 메모리 셀은 서로 인접하는 제1 내지 제3 메모리 셀을 포함하고, 제1 내지 제3 메모리 셀은 서로 제1 방향으로 이격되고, 제2 메모리 셀은 제1 메모리 셀과 제3 메모리 셀 사이에 배치되는 메모리 셀, 및 제1 메모리 셀과 제2 메모리 셀 사이에 형성되고, 제2 메모리 셀과 제3 메모리 셀 사이에 비형성되는 셀 지지막을 포함하고, 제1 내지 제3 메모리 셀은 각각 하부 전극과, 하부 전극 상의 스위치막과, 스위치막 상의 상변화막과, 상변화막 상의 상부 전극을 포함한다.

    터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치
    7.
    发明公开
    터널 절연막 구조물, 그 제조 방법 및 이를 포함하는 수직형 메모리 장치 审中-实审
    隧道绝缘层结构及其制造方法以及包括其的垂直存储器件

    公开(公告)号：KR1020150113634A

    公开(公告)日：2015-10-08

    申请号：KR1020140037880

    申请日：2014-03-31

    Applicant: 삼성전자주식회사

    Inventor： 최은영 ,  노영진 ,  김비오 ,  박광민 ,  안재영 ,  윤주미 ,  최재호 ,  황기현

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L29/513 ,  H01L21/28282 ,  H01L27/11582 ,  H01L29/518 ,  H01L27/11543

    Abstract: 터널절연막구조물, 터널절연막구조물의제조방법및 터널절연막구조물을포함하는수직형메모리장치를개시한다. 상기터널절연막구조물은제1 터널절연막, 제2 터널절연막, 제3 터널절연막, 제4 터널절연막및 제5 터널절연막을포함한다. 상기제1 터널절연막은기판상에배치되며, 제1 밴드갭에너지를갖는다. 상기제2 터널절연막은상기제1 터널절연막상에배치되며, 상기제1 밴드갭에너지보다작은제2 밴드갭에너지를갖는다. 상기제3 터널절연막은상기제2 터널절연막상에배치되며, 상기제2 밴드갭에너지보다큰 제3 밴드갭에너지를갖는다. 상기제4 터널절연막은상기제3 터널절연막상에배치되며, 상기제3 밴드갭에너지보다작은제4 밴드갭에너지를갖는다. 상기제5 터널절연막은상기제4 터널절연막상에배치되며, 상기제4 밴드갭에너지보다큰 제5 밴드갭에너지를갖는다.

    Abstract translation: 公开了隧道绝缘膜结构，隧道绝缘膜结构的制造方法和包括隧道绝缘膜结构的垂直存储装置。 隧道绝缘膜结构包括第一隧道绝缘膜，第二隧道绝缘膜，第三隧道绝缘膜，第四隧道绝缘膜和第五隧道绝缘膜。 第一隧道绝缘膜布置在基板上，并且具有第一带隙能量。 第二隧道绝缘膜布置在第一隧道绝缘膜上，并且具有小于第一带隙能量的第二带隙能量。 第三隧道绝缘膜布置在第二隧道绝缘膜上，并且具有大于第二带隙能量的第三带隙能量。 第四隧道绝缘膜布置在第三隧道绝缘膜上，并且具有小于第三带隙能量的第四带隙能量。 第五隧道绝缘膜布置在第四隧道绝缘层上，并且具有大于第四带隙能量的第五带隙能量。

    불휘발성 메모리 장치 및 그 형성방법
    8.
    发明公开
    불휘발성 메모리 장치 및 그 형성방법 审中-实审
    非易失性存储器件及其制造

    公开(公告)号：KR1020140033939A

    公开(公告)日：2014-03-19

    申请号：KR1020120100517

    申请日：2012-09-11

    Applicant: 삼성전자주식회사

    Inventor： 박광민 ,  김병주 ,  윤주미 ,  안재영

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/11582 ,  H01L27/11556 ,  H01L29/42332 ,  H01L29/7889 ,  H01L29/7926 ,  H01L21/28282

    Abstract: Disclosed is a nonvolatile memory device. The device has a vertical channel, a first tunnel insulating layer which is adjacent to a blocking insulating layer, a third tunnel insulating layer which is adjacent to a channel pillar, and a second tunnel insulating layer which is between the first tunnel insulating layer and the third tunnel insulting layer. The energy band gap of the third tunnel insulting layer is less than that of the first insulating layer and is greater than that of the second tunnel insulating layer.

    Abstract translation: 公开了一种非易失性存储装置。 该器件具有垂直沟道，与隔离绝缘层相邻的第一隧道绝缘层，与沟道柱相邻的第三隧道绝缘层和位于第一隧道绝缘层和第二隧道绝缘层之间的第二隧道绝缘层 第三隧道侮辱层。 第三隧道绝缘层的能带隙小于第一绝缘层的能带隙，并且大于第二隧道绝缘层的能带隙。

    비휘발성 기억 소자 및 그 형성 방법
    9.
    发明公开
    비휘발성 기억 소자 및 그 형성 방법 有权
    非易失性存储器件及其形成方法

    公开(公告)号：KR1020100028917A

    公开(公告)日：2010-03-15

    申请号：KR1020080087868

    申请日：2008-09-05

    Applicant: 삼성전자주식회사

    Inventor： 임주완 ,  백성권 ,  박광민 ,  백승재 ,  황기현

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L21/28282 ,  H01L21/28273 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568 ,  H01L21/28185

    Abstract: PURPOSE: A non-volatile memory device and a methods of forming the same are provided to easily control a element content ratio of a multi-element insulating layer by supplying a first, a second, and a third source successively. CONSTITUTION: A tunnel insulating layer is formed on a substrate. An insulating film with plurality of elements is formed by supplying a first, a second, a third source in order. A charge storage layer is formed on a tunnel insulating layer. A blocking insulating layer is formed on the charge storage layer. A control gate electrode is formed on the blocking insulation film.

    Abstract translation: 目的：提供一种非易失性存储器件及其形成方法，以通过依次提供第一，第二和第三源来容易地控制多元件绝缘层的元件含量比。 构成：在基板上形成隧道绝缘层。 通过依次提供第一，第二，第三源，形成具有多个元件的绝缘膜。 在隧道绝缘层上形成电荷存储层。 在电荷存储层上形成阻挡绝缘层。 在阻挡绝缘膜上形成控制栅电极。

    비휘발성 메모리 소자 및 그 제조 방법
    10.
    发明公开
    비휘발성 메모리 소자 및 그 제조 방법 无效
    非易失性存储器件及其制造方法

    公开(公告)号：KR1020090015665A

    公开(公告)日：2009-02-12

    申请号：KR1020070080188

    申请日：2007-08-09

    Applicant: 삼성전자주식회사

    Inventor： 박광민 ,  황기현 ,  백승재 ,  최시영 ,  노진태 ,  남궁현

    IPC: H01L27/115 ,  B82Y10/00

    CPC classification number: H01L29/66833 ,  B82Y10/00 ,  H01L21/28282 ,  H01L29/4234 ,  H01L29/792

    Abstract: A non-volatile memory device and method of fabricating the same is provided to improve charge storage capacity by forming an oxide film that surrounds a nano crystal. In a non-volatile memory device and method of fabricating the same, a charge trapping layer(140) is formed on the semiconductor substrate. A charge trapping layer includes more than two laminated sub charge trap layers(142,144). A gate electrode is formed on the charge trapping layer, each sub charge trap layer includes a nano-crystal layer(120 NC) including a plurality of nano crystals and the dielectric layer(130) covering the nanocrystal layer. At least one of the sub charge trap layers includes the oxide film(127) that surrounds each nano-crystal. The tunnel layer(110) is interposed between the semiconductor board and the charge trapping layer. The blocking layer(150) is interposed between the charge trapping layer and the gate electrode.

    Abstract translation: 提供一种非易失性存储器件及其制造方法，用于通过形成围绕纳米晶体的氧化膜来改善电荷存储容量。 在非易失性存储器件及其制造方法中，在半导体衬底上形成电荷俘获层（140）。 电荷捕获层包括多于两个的层叠次电荷陷阱层（142,144）。 在电荷捕获层上形成栅电极，每个子电荷陷阱层包括包含多个纳米晶体的纳米晶体层（120NC）和覆盖纳米晶体层的电介质层（130）。 子电荷陷阱层中的至少一个包括围绕每个纳米晶体的氧化膜（127）。 隧道层（110）介于半导体板和电荷俘获层之间。 阻挡层（150）介于电荷俘获层和栅电极之间。

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