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公开(公告)号：KR1019970051223A
公开(公告)日：1997-07-29
申请号：KR1019950054741
申请日：1995-12-22
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
반도체 메모리 장치의 지연동기루프회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
고주파 영역에서 응답시간을 빠르게 할 수 있는 지연동기루프회로를 제공함에 있다.
3. 발명의 해결방법의 요지
입력되는 신호에 따라 차아지양을 조절하여 전원전압레벨의 지연제어신호를출력하는 루프 필터회로부와, 지연신호에 응답하여 칩 내부신호를 출력하는 출력버퍼를 적어도 구비하는 지연동기루프회로에 있어서, 외부로부터 인가되는 외부신호들과 상기 지연제어신호의 제어를 받아 지연된 일정 펄스인 지연신호를 생성하는 전압제어지연회로부와, 상기 외부신호들과 상기 지연신호에 응답하여 제어신호발생 및 이전 데이타를 래치하는 블럭킹 게이트회로부와, 상기 제어신호와 지연신호에 응답하여 상기 루프 필터회로내에 차아지되는 양을 파워-엎시 전원전압레벨까지 차아지한 후 방전시키면서 상기 외부신호들과 상기 칩 내부신호를 설정해주는 신호를 출력하는 샘플 홀더회로부를 더 구비함을 요지로 한다.
4. 발명의 중요한 용도
반도체 메모리 장치에 적합하게 사용된다.-
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公开(公告)号：KR1019950014258B1
公开(公告)日：1995-11-23
申请号：KR1019920018437
申请日：1992-10-08
Applicant: 삼성전자주식회사
IPC: G11C11/41
Abstract: an equalization unit for equalizing a voltage of a pair of data lines in response to a first signal transmitted during a first operation; and a pre-charging unit for pre-charging the pair of data lines to a constant voltage during a second operation by having first and second transistors whose channels are connected between the pair of data lines and the power voltage, in response to a second signal, and third and fourth transistors whose channels are connected between the pair of data lines and the power voltage, in response to a third signal.
Abstract translation: 均衡单元，用于响应于在第一操作期间发送的第一信号来均衡一对数据线的电压; 以及预充电单元，用于响应于第二信号，通过使通道连接在所述一对数据线和所述电源电压之间的第一和第二晶体管在第二操作期间将所述一对数据线预充电到恒定电压 以及响应于第三信号而将通道连接在所述一对数据线和所述电源电压之间的第三和第四晶体管。
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公开(公告)号：KR1019950003403B1
公开(公告)日：1995-04-12
申请号：KR1019920018439
申请日：1992-10-08
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: The level-setting circuit for equalizing data line/bit line in the static RAM has the first sensing means receiving the control signal from the pulse generator where a channel is formed between the constant voltage generator and the transmission line; the second sensing means receiving the control signal from the said pulse generator where a channel is formed between the constant voltage generator and the sub data lines; the third sensing means receiving the control signal from the said pulse generator where a channel is formed between the constant voltage generator and the data lines. The transmission line is set at the constant voltage level when the transmission line is equalizing.
Abstract translation: 用于均衡静态RAM中的数据线/位线的电平设定电路具有第一感测装置，其接收来自脉冲发生器的控制信号，其中在恒压发生器和传输线之间形成通道; 所述第二感测装置从所述脉冲发生器接收控制信号，其中在所述恒压发生器和子数据线之间形成通道; 第三感测装置从所述脉冲发生器接收控制信号，其中在恒压发生器和数据线之间形成通道。 当传输线均衡时，传输线设置在恒定电压电平。
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公开(公告)号：KR1019950004534A
公开(公告)日：1995-02-18
申请号：KR1019930014463
申请日：1993-07-28
Applicant: 삼성전자주식회사
IPC: H01L27/10
Abstract: 본 발명은 레벨 쉬프터를 공개한다. 그 회로는 데이타를 저장하기 위한 메모리 셀, 상기 메모리 셀로부터 독출되는 데이타를 증폭하여 ECL레벨의 출력신호를 발생하는 센스 증폭기, 상기 ECL레벨의 출력신호를 CMOS레벨로 변환하기 위한 레벨 쉬프터를 구비한 반도체 메모리 장치에 있어서, 상기 레벨 쉬프터가 상기 ECL레벨의 데이타와 반전 데이타를 입력하여 CMOS레벨로 변환하여 출력하기 위한 레벨 쉬프트 수단, 상기 레벨 쉬프트 수단의 출력신호를 궤환하고 지연하여 상기 레벨 쉬프트 수단의 전류소모를 제어하기 위한 지연수단을 구비하여 구성되어 있다. 따라서, ECL레벨의 출력신호를 CMOS레벨로 변환할 수가 있으며 전류소모를 줄일 수가 있다.
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Patent Agency Ranking
公开(公告)号：KR1019940017190A
公开(公告)日：1994-07-26
申请号：KR1019920026599
申请日：1992-12-30
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 입력버퍼를 공개한다. 그 회로는 저속 동작시에 입력신호를 버퍼하기 위한 저속 입력버퍼, 상기 저속 입력버퍼에 의해서 제어되고 고속 동작시에 입력신호의 논리 하이레벨과 논리 로우레벨을 조절하기 위한 고속 입력버퍼, 상기 고속 입력버퍼의 출력신호를 입력하여 논리 하이레벨 또는 논리 로우레벨을 출력하기 위한 출력드라이버로 구성되어 있다. 따라서, 직접 직류전류가 없고 동작속도가 빨라질 수가 있으며 노이즈를 줄일 수 있다.
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公开(公告)号：KR1019940010093A
公开(公告)日：1994-05-24
申请号：KR1019920018439
申请日：1992-10-08
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 반도체 메모리 장치에서 특히 소정의 데이타를 전송하는 비트라인 또는 데이타 라인을 이퀄라이즈하기 위한 레벨-세팅회로에 관한 것으로, 소정의 정전압발생회로와, 상기 정전압발생회로와 신호전송라인사이에 채널이 형성되고 펄스발생회로의 출력신호를 제어입력하는 센싱수단으로 이루어지는 레벨-세팅회로를 구비하고, 상기 전송라인을 이퀄라이징할시에 상기 센싱수단을 인에이블시켜 상기 전송라인을 상기 정전압레벨로 세팅하므로서, 비트라인 또는 데이타라인과 같은 신호전송라인의 이퀄라이징 레벨이 안정화되고, 액티브동작시 또는 스탠바이에서 액티브동작시 신호의 전송이 고속으로 이루어지는 잇점이 있고, 또한 수율이 향상되는 효과가 있다.
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公开(公告)号：KR1019940010088A
公开(公告)日：1994-05-24
申请号：KR1019920020208
申请日：1992-10-30
Applicant: 삼성전자주식회사
IPC: G11C7/06
Abstract: 본 발명은 증폭기로부터 출력된 데이타의 등화시, 등화레벨과 상기 등화레벨을 입력하는 출력버퍼사이의 논리 문턱전압의 차이를 보상하여, 칩의 오동작 및 전체적인 쎈싱속도의 감소를 억제하기 위한 것이다. 이를 위해, 최종증폭기로부터의 데이타가 전달되는 제1 및 제2노드, 상기 제1노드와 제2노드와의 사이에 연결되고 등화신호에 의해 동작되고 상기 제1 및 제2노드의 전위를 등화시키는 등화트랜지스터, 상기 제1 및 제2노드에 각각 연결되고 등화레벨을 일입력하고 버퍼 인에이블신호를 타입력하는 제1 및 제2출력 버퍼를 가지는 반도체 메모리 장치에 있어서, 전원전압레벨의 칩인에이블신호와 등화된 레벨의 제1노드 및 제2노드에 입력이 연결된 낸드게이트와 상기 등화신호에 의해 제어되고 채널이 상기 제1노드 및 제2노드와 상기 낸드게이트의 출력과의 사이에 형성되는 엔모오스트랜지스터로 구성된 한쌍의 조절수단을 구비한다. 이에 의해 상기 등화레벨이 상기 제1 및 제2출력버퍼의 문턱전압과 일치되어 종래의 문제인 전체적인 쎈싱속도의 감소 및 칩의 오동작을 방지한다.
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公开(公告)号：KR1019940004640A
公开(公告)日：1994-03-15
申请号：KR1019920014244
申请日：1992-08-08
Applicant: 삼성전자주식회사
IPC: G11C11/40
Abstract: 본 발명은 반도체 메모리 장치에 있어서 특히 스태틱 램(Static Random Access Memory)의 전류센싱회로에 관한 것으로, 한쌍의 데이타라인의 각각의 데이타 라인과 전압센스엠프의 입력노드사이에 채널이 연결되고 그 게이트가 교차접속된 N모오스 트랜지스터로 전류-전압변환기를 구성함에 의해 전류에서 전압으로의 변환을 빠르게하여 메모리쎌에 저장된 데이타의 센싱속도가 빠른 전류센싱회로를 제공한다.
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公开(公告)号：KR100477328B1
公开(公告)日：2005-07-18
申请号：KR1019970028668
申请日：1997-06-28
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 오토 셀프-리셋동작을 위한 레지스터를 가지는 반도체 메모리 장치용 다이나믹 로직 회로는 수신되는 어드레스 입력을 다이나믹 로직 형태의 디코딩 회로로 출력하는 어드레스 디코더로서 사용될 수 있다. 그러한 로직 회로는, 입력신호를 게이트로 수신하는 제1도전형 트랜지스터와; 상기 제1도전형 트랜지스터의 드레인에 출력노드로서의 드레인이 연결되고 리셋신호를 게이트로 수신하며 상기 제1도전형 트랜지스터와 함께 인버터를 구성하는 제2도전형 트랜지스터와; 상기 제1도전형 트랜지스터의 소오스에 드레인이 연결되고 상기 리셋신호를 게이트로 수신하는 세트동작용 트랜지스터와; 상기 출력노드에 세트단이 연결되고 상기 입력신호를 리셋단으로 받아 셀프리셋동작을 위한 래치신호를 상기 입력신호의 펄스폭의 크기에 의존함이 없이 생성하는 레지스터와; 상기 레지스터의 래치신호를 소정시간 지연하여 상기 리셋신호를 생성하고 이를 상기 제2도전형 트랜지스터의 게이트 및 상기 세트동작용 트랜지스터의 게이트에 제공하는 지연부를 포함한다.
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