公开(公告)号：KR1019970071834A

公开(公告)日：1997-11-07

申请号：KR1019960012542

申请日：1996-04-24

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근

IPC: G11C16/06

Abstract: 본 발명은 불휘발성 반도체 메모리 장치에 관해 게시한다. 종래의 불휘발성 반도체 메모리 장치는 더미 비트라인이 비트라인의 한 쪽에 배치되어 있으므로 인하여 더미 비트라인과 비트라인 사이의 전압차가 각각 달라서 메모리 셀에 저장된 데이트의 독출시 오류가 발생될 수 있다. 그러나 본 발명의 불휘발성 반도체 메모리 장치는 더미 비트라인이 비트라인들의 중앙에 배치되어 있기 때문에 더미 비트라인과 비트라인 사이의 전압차가 모두 동일함으로써 메모리 셀 데이터의 독출시 오류가 방지될 수 있다.

公开(公告)号：KR1020060060158A

公开(公告)日：2006-06-05

申请号：KR1020040099057

申请日：2004-11-30

Applicant: 삼성전자주식회사

Inventor： 이승원 ,  정휘택 ,  이병훈

IPC: H03L7/08 ,  H03B5/08

CPC classification number: H03L7/0995 ,  H03K3/00 ,  H03K3/0315 ,  H03K17/00 ,  H03L7/0802 ,  H03L7/18

Abstract: 광대역 주파수 영역에서 동작할 수 있는 전압 제어 발진기 및 이를 이용한 위상 고정 루프가 개시된다. 본 발명에 따른 위상 고정 루프는 주파수에 따라 로드 커패시터에 공급되는 전류량을 변화시켜 입력 클록과 출력 클록을 매칭시키는 구성을 갖는다. 즉, 저주파에서 동작할 때는 커패시턴스를 늘려 노이즈 면역성 특성을 향상시키고, 고주파수에서 동작할 때는 커패시턴스를 줄여 전류 소모를 감소시키고 넓은 주파수 대역에서 동작할 수 있도록 한다.
PLL, VCO

公开(公告)号：KR100381962B1

公开(公告)日：2003-05-01

申请号：KR1020000045687

申请日：2000-08-07

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근 ,  임영호

IPC: G11C16/08

CPC classification number: G11C16/08 ,  G11C8/10

Abstract: The invention provides decoder circuits for selecting a word line in a semiconductor memory device which comprises a plurality of memory cell sectors including a plurality of word lines and bit lines and a plurality of memory cells which each is electrically erasable and programmable. The decoder circuits comprise a pull-up and pull-down transistors connected to global word lines which are connected to the word lines via connecting means, the decoder circuits turning on pull-down transistors before a high voltage according to an operation mode is supplied to one selected from the global word lines and pre-charging the gates of the pull-up transistors to the high voltage. The invention enables the decoder circuits to supply the word line drive voltage to the global word lines connected to memory cells by using the self-boosting method to thereby reduce the boosting load.

Abstract translation: 本发明提供了用于在半导体存储器件中选择字线的解码器电路，该半导体存储器件包括多个存储单元区段，多个存储单元区段包括多个字线和位线以及多个存储单元，每个存储单元都是电可擦除和可编程的。 解码器电路包括连接到全局字线的上拉和下拉晶体管，所述全局字线经由连接装置连接到字线，解码器电路在根据操作模式的高电压被提供给之前导通下拉晶体管 从全局字线中选择一个并将上拉晶体管的栅极预充电到高电压。 本发明使得解码器电路能够通过使用自升压方法将字线驱动电压提供给连接到存储单元的全局字线，从而减小升压负载。

公开(公告)号：KR100338548B1

公开(公告)日：2002-05-27

申请号：KR1019990030871

申请日：1999-07-28

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  정연배 ,  김명재

IPC: G11C16/02

CPC classification number: G11C16/30 ,  G11C5/145

Abstract: 본발명에따른부스팅회로는복수개의부스팅회로들을포함한다. 상기각 부스팅회로는입력구동회로, 스위치회로, 커패시터회로및 프리챠지회로를포함한다. 상기입력구동회로는외부로부터의대응되는부스팅신호를구동한다. 상기스위치회로는상기입력구동회로로부터의부스팅신호의제어에의해전원전압과접지전압및 전단의부스팅회로로부터의부스팅신호들중 하나를상기커패시터회로로전달한다. 상기커패시터회로는상기프리챠지회로에의해상기전원전압레벨로프리챠지된부스팅노드들을상기전원전압레벨보다높은소정의전압레벨들로각각부스팅한다. 본발명에따른부스팅회로는직렬로연결된부스팅회로들을가지며, 상기각 부스팅회로들이동시에부스팅동작을수행함으로써, 요구되는전압레벨을가지며, 빠른속도로부스팅되는부스팅전압이얻어진다.

公开(公告)号：KR1020020012407A

公开(公告)日：2002-02-16

申请号：KR1020000045687

申请日：2000-08-07

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  이승근 ,  임영호

IPC: G11C16/08

CPC classification number: G11C16/08 ,  G11C8/10

Abstract: PURPOSE: A row decoder of a nonvolatile memory device is provided, which can reduce a boosting load and can improve a speed of a reading operation, and can generate/control a high voltage effectively in a flash memory using a low power supply voltage. CONSTITUTION: A decoding logic circuit(DCL0) includes a NAND gate(ND1) inputting predecoding signals(Pi-Ri), and a NAND gate(ND2) inputting an output of the NAND gate(ND1) through an inverter(INV1) and inputting a word line discharge signal(nWLd), and a NAND gate(ND3) inputting an output of the inverter and a word line(WLp). A channel spare charge circuit(CPC0) comprises two level shifters(LS1,LS2) having the first high voltage(VPP1) as a power supply voltage. The level shifters comprise PMOS transistors(P1,P2,P3,P4) and NMOS transistors(N1,N2,N3,N4). An output of the NAND gate(ND2) is applied to a gate of the NMOS transistor(N1) through an inverter(INV2), and is applied directly to a gate of the NMOS transistor(N2). An output of the NAND gate(ND3) is applied to a gate of the NMOS transistor(N3) through an inverter(INV3) and is applied directly to a gate of the NMOS transistor(N4).

Abstract translation: 目的：提供一种非易失性存储器件的行解码器，其可以降低升压负载并且可以提高读取操作的速度，并且可以使用低电源电压在闪存中有效地产生/控制高电压。 构成：解码逻辑电路（DCL0）包括输入预解码信号（Pi-Ri）的NAND门（ND1）和通过反相器（INV1）输入与非门（ND1）的输出并输入的NAND门（ND2） 字线放电信号（nWLd）以及输入反相器的输出和字线（WLp）的与非门（ND3）。 通道备用充电电路（CPC0）包括具有第一高电压（VPP1）作为电源电压的两个电平移位器（LS1，LS2）。 电平移位器包括PMOS晶体管（P1，P2，P3，P4）和NMOS晶体管（N1，N2，N3，N4）。 NAND门（ND2）的输出通过反相器（INV2）施加到NMOS晶体管（N1）的栅极，并被直接施加到NMOS晶体管（N2）的栅极。 NAND门（ND3）的输出通过反相器（INV3）施加到NMOS晶体管（N3）的栅极，并被直接施加到NMOS晶体管（N4）的栅极。

公开(公告)号：KR100290282B1

公开(公告)日：2001-05-15

申请号：KR1019980050218

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

Abstract: 여기에 개시되는 불 휘발성 반도체 메모리 장치에는, 프로그램 동작이 수행될 때 워드 라인 전압과 비트 라인 전압의 각 전압 레벨을 검출하기 위한 전압 레벨 감지 회로가 제공된다. 상기 전압 레벨 검출 회로는 워드 라인 및 비트 라인 전압들이 각각 요구되는 전압 레벨로 펌핑될 때 펄스 신호를 발생한다. 그렇게 생성된 펄스 신호를 이용하여 프로그램 콘트롤러는 비트 라인 전압이 선택되는 비트 라인으로 공급되는 시점을 알리는 제어 신호를 발생한다. 이러한 제어 스킴에 따르면, 메모리 장치가 적용되는 응용 분야에서 사용되는 전원 전압 레벨에 관계없이 상기 불 휘발성 반도체 메모리 장치에 대한 최적의 프로그램 시간을 확보할 수 있다.

公开(公告)号：KR1020010011481A

公开(公告)日：2001-02-15

申请号：KR1019990030871

申请日：1999-07-28

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  정연배 ,  김명재

IPC: G11C16/02

CPC classification number: G11C16/30 ,  G11C5/145

Abstract: PURPOSE: A boosting circuit within a semiconductor memory device is provided to simultaneously perform boosting operations so that a boosting voltage is fast acquired. CONSTITUTION: A boosting circuit(750) within a semiconductor memory device includes plural boosting circuits(BOOST1-BOOSTn) which simultaneously perform boosting operations so that a boosting voltage(Vrea) is fast acquired. The first boosting circuit(BOOST1) generates a boosting voltage(Vboost1) according to a precharge signal(PRE1) and a boosting signal(PBOOST1). The other boosting circuits(BOOST2-BOOSTn) simultaneously boost boosting voltages(Vboost1-Vboostn-1) from previous boosting circuits(BOOST1-BOOSTn-1) according to boosting signals(PBOOST2-PBOOSTn) and precharge signals(PRE2-PREn).

Abstract translation: 目的：提供半导体存储器件内的升压电路，以同时执行升压操作，从而快速获取升压电压。 构成：半导体存储器件内的升压电路（750）包括多个升压电路（BOOST1-BOOSTn），其同时执行升压操作，从而快速获取升压电压（Vrea）。 第一升压电路（BOOST1）根据预充电信号（PRE1）和升压信号（PBOOST1）产生升压电压（Vboost1）。 其他升压电路（BOOST2-BOOSTn）根据升压信号（PBOOST2-PBOOSTn）和预充电信号（PRE2-PREn）同时提升先前升压电路（BOOST1-BOOSTn-1）的升压电压（Vboost1-Vboostn-1）。

公开(公告)号：KR1020000033380A

公开(公告)日：2000-06-15

申请号：KR1019980050221

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

Abstract: PURPOSE: A nonvolatile semiconductor memory device is to carry one operation mode for one group of memory cells while carrying one different operation mode for another different group of memory cells simultaneously. CONSTITUTION: A first high voltage is applied on one bank thereof while a second high voltage is applied on the other bank simultaneously, for a nonvolatile memory device having at least two banks. As a result, while the one bank carries one operation mode(for example, program mode), the other bank carries a different operation(for example, reading mode). Therefore, the operation rate of the nonvolatile semiconductor memory device is increased.

Abstract translation: 目的：非易失性半导体存储器件为一组存储器单元携带一种操作模式，同时为另一组不同存储单元同时承载一种不同的操作模式。 构成：对于具有至少两个存储体的非易失性存储器件，第一高电压施加在其一个组上，而第二高电压同时施加到另一个存储体上。 结果，当一个行携带一个操作模式（例如，程序模式）时，另一个存储体进行不同的操作（例如，读取模式）。 因此，非易失性半导体存储器件的工作速率增加。

公开(公告)号：KR1020000033377A

公开(公告)日：2000-06-15

申请号：KR1019980050218

申请日：1998-11-23

Applicant: 삼성전자주식회사

Inventor： 정휘택

IPC: G11C16/00

CPC classification number: G11C16/12

Abstract: PURPOSE: A nonvolatile semiconductor memory device is to detect each voltage level of a word line and a bit line when a program starts its operation by a voltage level detect circuit included therein. CONSTITUTION: A voltage level detect circuit(250) of a nonvolatile semiconductor memory device(100) emits a pulse signal when voltages of a word line and a bit line are pumped with required voltage levels respectively. A program controller(180) emits a control signal to indicate the time when the voltage of the bit line is applied on a selected bit line. An optimized program time for the nonvolatile semiconductor memory device is determined regardless of the voltage levels of the power source normally used in an application field for memory devices by the above control system.

Abstract translation: 目的：非易失性半导体存储器件通过其中包括的电压电平检测电路来开始其操作时，检测字线和位线的每个电压电平。 构成：当字线和位线的电压分别以所需的电压电平被泵浦时，非易失性半导体存储器件（100）的电压电平检测电路（250）发射脉冲信号。 程序控制器（180）发出控制信号以指示在所选位线上施加位线的电压的时间。 不管上述控制系统的存储器件的应用领域通常使用的电源的电压电平如何，都可以确定非易失性半导体存储器件的优化的程序时间。

公开(公告)号：KR1020000021346A

公开(公告)日：2000-04-25

申请号：KR1019980040368

申请日：1998-09-28

Applicant: 삼성전자주식회사

Inventor： 정휘택 ,  김명재

IPC: G11C11/407

CPC classification number: G11C7/08 ,  G11C7/1057 ,  G11C7/106 ,  G11C7/1072 ,  G11C8/06

Abstract: PURPOSE: A synchronous memory device is provided to achieve speed increase in reading when operating the reading of the burst mode and the small lay out area by reducing the number of sense amp and th decrease the electric usage which occurs due to the sense amp at the time of reading operation. CONSTITUTION: A synchronous memory device comprises a clock control circuit(100), an address buffer and a counter(200), row decoder(300), line decoder(400), a memory cell array(500), a first and second sense amp circuits(610, 620), a first and second latch circuit parts(710, 720), and an output buffer part(800). The clock control circuit receives CLK and outputs a first control signal in order to control the circuits. The address buffer and the counter receives outer address and provides the decoders row address and line address. The memory cell array includes a plurality of memory cells in order to store the data.

Abstract translation: 目的：提供同步存储装置，通过减少感测放大器的数量，减少由于感应放大器的电力使用而导致的突发模式和小布局区域的读取，从而实现读取速度的提高。 阅读操作时间。 构成：同步存储装置包括时钟控制电路（100），地址缓冲器和计数器（200），行解码器（300），行解码器（400），存储单元阵列（500），第一和第二感测 放大电路（610,620），第一和第二锁存电路部分（710,720）以及输出缓冲器部分（800）。 时钟控制电路接收CLK并输出第一控制信号以便控制电路。 地址缓冲区和计数器接收外部地址，并提供解码器行地址和行地址。 存储单元阵列包括多个存储单元以便存储数据。