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公开(公告)号：KR1020000001038A
公开(公告)日：2000-01-15
申请号：KR1019980021062
申请日：1998-06-08
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: PURPOSE: A MOS transistor and method thereof having elevated source and drain regions are provided to improve a contact resistance and a leakage current of the source and drain regions. CONSTITUTION: The MOS transistor comprises: a gate insulator(3) formed on a semiconductor substrate(1) of a first conductive type; a gate pattern(5) formed on the gate insulator; a spacer(9) formed at sidewalls of the gate pattern(5); source and drain regions(13) of a second conductive type formed in the semiconductor substrate and both sides of the gate pattern; a SiGe film(15) doped with impurities of a second conductive type and formed on the source and drain regions(13), wherein the band gap energy of the SiGe film(15) is lower than that of the semiconductor substrate(1); and a metal silicide layer(17a) formed on the SiGe film(15).
Abstract translation: 目的：提供具有升高的源极和漏极区域的MOS晶体管及其方法，以改善源极和漏极区域的接触电阻和漏电流。 构成：MOS晶体管包括：形成在第一导电类型的半导体衬底（1）上的栅极绝缘体（3） 形成在栅极绝缘体上的栅极图案（5） 形成在所述栅极图案（5）的侧壁处的间隔物（9）; 在半导体衬底中形成的第二导电类型的源极和漏极区域（13）和栅极图案的两侧; 掺杂有第二导电类型的杂质并形成在源区和漏区（13）上的SiGe膜（15），其中SiGe膜（15）的带隙能量低于半导体衬底（1）的带隙能量; 和形成在SiGe膜（15）上的金属硅化物层（17a）。
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公开(公告)号：KR1019990085674A
公开(公告)日：1999-12-15
申请号：KR1019980018229
申请日：1998-05-20
Applicant: 삼성전자주식회사
IPC: H01L27/04 , H01L27/108
Abstract: 반도체 장치의 커패시터 형성 방법을 개시한다. 본 발명의 일 관점은, 하부 전극 상에 게르마늄 과량 함유 영역(Ge rich region) 및 실리콘 과량 함유 영역(Si rich region)으로 이루어지는 실리콘 게르마늄 앨로이(Si-Ge alloy) 박막을 형성한다. 실리콘 게르마늄 앨로이 박막의 일부를 선택적으로 산화시켜 산화막을 형성한다. 산화막을 제거하여 실리콘 게르마늄 앨로이 박막이 울퉁불퉁한 표면을 가지게 하여 표면적을 증가시킨다. 표면적이 증가된 실리콘 게르마늄 앨로이 박막 상에 유전막을 형성한다. 유전막 상에 상부 전극을 형성한다.
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公开(公告)号：KR100200757B1
公开(公告)日：1999-06-15
申请号：KR1019960055054
申请日：1996-11-18
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L21/8232 , H01L21/76
Abstract: 반도체 소자 및 그 제조 방법에 관하여 개시한다. 본 발명에 따른 반도체 소자에서는 게이트 전극이 이웃하는 저농도 및 고농도 소스/드레인 영역 사이에서, 상기 게이트 전극의 측벽에 형성된 스페이서에 의하여 전기적으로 분리된 상태로, 상기 소스/드레인 영역의 높이와 동일한 높이로 매몰되어 있다. 본 발명에 의하면, 단순하고 경제적인 방법에 의하여 얕은 접합층을 형성할 수 있고, 짧은 채널 길이를 가지는 반도체 소자에서 펀치쓰루 현상을 억제할 수 있다.
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公开(公告)号：KR1019990038114A
公开(公告)日：1999-06-05
申请号：KR1019970057749
申请日：1997-11-03
Applicant: 삼성전자주식회사
IPC: H01L21/20
Abstract: 본 발명은 플로팅 바디 효과를 억제하는 SOI 소자의 제조방법을 개시한다. 반도체 기판상에 절연층을 형성한 후, 이를 패터닝하여 반도체 기판의 소정영역을 노출시키는 홀을 형성한다. 이어 상기 반도체 기판의 홀에 단결정 실리콘을 채우고, 상기 홀 및 양측의 절연층 일부를 덮는 비정질 실리콘 패턴을 형성한다. 상기 비정질 실리콘 패턴을 재결정화하여 단결정 실리콘 패턴을 형성한 후 상기 단결정 실리콘 패턴에 소오스/드레인 영역 및 게이트 전극을 형성하여 소자를 완성한다.
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公开(公告)号：KR100170719B1
公开(公告)日：1999-03-30
申请号：KR1019950062168
申请日：1995-12-28
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명은 금속배선막 형성방법에 관한 것으로, 장벽금속으로서 텅스텐 질화박막을 사용하는 금속배선막 형성방법에 있어서 텅스텐 질화박막의 형성을 위한 반응가스 중에서 질소 공급원으로 (CH
3 )HNNH
2 혹은 (CH
3 )
3 CH
2 N 가스를 사용하는 것을 특징으로 한다. 따라서 본 발명은 500℃ 이하의 증착온도에서도 F원자가 적게 함유된 우수한 텅스텐 질화박막을 얻을 수 있었다.-
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公开(公告)号：KR1019980016349A
公开(公告)日：1998-05-25
申请号：KR1019960035893
申请日：1996-08-27
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L27/08
Abstract: 메탈 살리사이드(Salicide) 구조를 갖는 MOS 트랜지스터의 얕은 접합(Light Doped Drain)을 형성하는 방법을 개시한다. 본 발명은 반도체 기판 상에 게이트 절연막 형성하는 단계와, 게이트 전극용 폴리실리콘을 형성하고 양측면에 얇은 게이트 스페이서를 1차로 형성하는 단계와, 연속해서 보론나이트라이드막으로 구성된 2차 게이트 스페이서를 화학 기상 증착에 의해 적층하는 단계와, 이방성 식각에 의해 패턴을 완성하는 단계와, 상기 보론나이트라이드막 상의 보론 원자를 하부로 고상 확산하여 소오스 및 드레인을 형성하는 단계와, 이온 주입으로 소오스 및 드레인 영역에 깊은 접합 영역을 형성하는 단계를 거쳐서 MOS 트랜지스터의 LDD 구조를 완성하는 것을 구비한다. 본 발명에 의하면 게이트, 소오스, 드레인간의 단락을 유발시키는 TiSi
2 의 발생을 억제함으로써 신뢰성이 높은 MOS 트랜지스터를 제조할 수 있다.-
公开(公告)号：KR1019970018403A
公开(公告)日：1997-04-30
申请号：KR1019950030989
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명은 TiWN을 장벽층 또는 접착층으로 사용한 반도체 소자의 금속 배선 형성방법에 관한 것으로서, 반도체 기판상에 소자의 활성영역들을 필드산화물로 격리하고 소스/드레인 영역에 도우펀트를 이온주입하여 접합을 형성하는 단계 ; BPSG 또는 USG로 단차가 있는 부분을 평탄화 한 후 사진/식각 공정을 거쳐 금속과 실리콘의 접촉을 형성하는 단계 ; 콘택의 오믹층(ohmic layer)으로서 Ti을 도포하는 단계 ; Ti , W, N 을 성분 원호로 하는 CVD TiWN막(9)을 도포하는 단계 ; 및 A1 또는 W을 도포하여 금속 배선을 형성하는 단계를 포함함을 특징으로한다.
본 발명에 의하면 CDD TiWN막을 형성함으로써 금속 배선의 접촉 장벽으로서 CVD TiN이 갖고 있는 산화물에 대한 우수한 접착성 특성과 안정된 조성비를 갖고, CVD WIN가 갖고 있는 우수한 장벽 특성을 동시에 얻는다. -
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