公开(公告)号：KR100219484B1

公开(公告)日：1999-09-01

申请号：KR1019960021850

申请日：1996-06-17

Applicant: 삼성전자주식회사

Inventor： 이은하 ,  배대록 ,  고대홍

IPC: H01L27/04

Abstract: 반도체 장치 제조 방법에 관해 개시한다. 반도체 기판상에 게이트 산화막, 폴리 실리콘막, 실리사이드막 및 제1 절연막을 차례로 형성하는 단계; 게이트 전극 패터닝을 위하여 상기 제1 절연막, 실리사이드막, 폴리 실리콘막 및 게이트 산화막의 상부까지 차례로 패터닝하는 단계; 상기 결과물상에 제2 절연막을 형성하여 건식식각으로 절연막, 잔여 게이트 산화막의 하부와 실리콘 기판 일부까지 과잉 식각하여 스페이서를 형성하는 단계; 및 게이트 산화막의 손상을 회복하기 위한 추가 산화 공정시 산소의 확산 길이를 줄이기 위하여 습식식각을 통해 스페이서 하부까지 등방식각하는 단계를 포함하는 것을 특징으로하는 반도체 장치 제조 방법을 제공하는 것이다.
따라서, 본 발명에 의하면 티타늄실리사이드(TiSix) 같은 저저항물질을 게이트 전극으로 사용할 때도 반도체 소자 특성에 악영향을 주지않고 게이트 산화막의 손상을 보상하기 위한 추가 산화 공정을 실시할 수 있는 반도체 장치의 제조 방법을 얻을 수 있다.

公开(公告)号：KR100170719B1

公开(公告)日：1999-03-30

申请号：KR1019950062168

申请日：1995-12-28

Applicant: 삼성전자주식회사

Inventor： 박병률 ,  이상인 ,  하정민 ,  고대홍

IPC: H01L21/768

Abstract: 본 발명은 금속배선막 형성방법에 관한 것으로, 장벽금속으로서 텅스텐 질화박막을 사용하는 금속배선막 형성방법에 있어서 텅스텐 질화박막의 형성을 위한 반응가스 중에서 질소 공급원으로 (CH
3 )HNNH
2 혹은 (CH
3 )
3 CH
2 N 가스를 사용하는 것을 특징으로 한다. 따라서 본 발명은 500℃ 이하의 증착온도에서도 F원자가 적게 함유된 우수한 텅스텐 질화박막을 얻을 수 있었다.

公开(公告)号：KR1019970054388A

公开(公告)日：1997-07-31

申请号：KR1019950057086

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 고대홍 ,  이상인

IPC: H01L29/739

Abstract: 반도체 소자의 트랜지스터 제조방법에 대해 기재되어 있다. 이는, 반도체 기판상에 게이트 전극을 형성하는 단계, 게이트 전극이 형성되어 있는 반도체 기판 상에 제1실리콘 나이트라이드층 이산화 실리콘층 및 제2실리콘 나이트라이드층을 차례대로 적층하는 단계, 적층된 물질층을 이방성식각함으로서 게이트 전극 측벽에 스페이서를 형성하는 단계, 스페이서를 구성하는 이산화 실리콘층을 습식식각으로 부분적으로 식각하는 단계, 스페이서의 일부가 식각된 결과물 전면에 티타늄층을 형성하는 단계 및 티타늄층 실리사이드화하는 단계를 포함하는 것을 특징으로 한다. 따라서, 티타늄 합성물에 의한 전기적 쇼트 현상을 방지할 수 있다.

公开(公告)号：KR1020110064300A

公开(公告)日：2011-06-15

申请号：KR1020090120820

申请日：2009-12-07

Applicant: 삼성전자주식회사 ,  연세대학교 산학협력단

Inventor： 김명종 ,  여인석 ,  손현철 ,  고대홍 ,  조만호 ,  김상연

IPC: B82B3/00

CPC classification number: H01L21/0237 ,  B82Y10/00 ,  B82Y40/00 ,  H01L21/02532 ,  H01L21/02603 ,  H01L21/0262 ,  H01L21/02653 ,  H01L29/0665 ,  H01L29/0676 ,  H01L29/66825 ,  H01L29/7881

Abstract: PURPOSE: A manufacturing method of a semiconductor device including nanodots with the uniform size, and the semiconductor device are provided to obtain the semiconductor device with a nanostructure having specific patterns without a separate etching process. CONSTITUTION: A manufacturing method of a semiconductor device comprises the following steps: forming a first nanowire(S11); oxidizing the first nanowire for obtaining a first nanostructure including a first insulator and a second nanowire(S12); and oxidizing the second nanowire for obtaining a second nanostructure including a second insulator and the nanodots(S13). The nanodots include a first nanodot embedded in the insulators, a second nanodot located on one side of the first nanodot, and a third nanodot located on the other side of the first nanodot.

Abstract translation: 目的：提供包括具有均匀尺寸的纳米点的半导体器件的制造方法和半导体器件，以获得具有具有特定图案的纳米结构的半导体器件，而无需单独的蚀刻工艺。 构成：半导体器件的制造方法包括以下步骤：形成第一纳米线（S11）; 氧化所述第一纳米线以获得包括第一绝缘体和第二纳米线的第一纳米结构（S12）; 以及氧化所述第二纳米线以获得包括第二绝缘体和所述纳米点的第二纳米结构（S13）。 纳米点包括嵌入在绝缘体中的第一纳米点，位于第一纳米点一侧的第二纳米点和位于第一纳米点另一侧的第三个纳米点。

公开(公告)号：KR100224654B1

公开(公告)日：1999-10-15

申请号：KR1019950030680

申请日：1995-09-19

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  박병률 ,  고대홍 ,  이상인

IPC: H01L27/108

CPC classification number: H01L27/1085 ,  H01L28/60 ,  H01L28/82

Abstract: 신규한 반도체장치의 커패시커 형성방법이 개시되어 있다. 반도체기판 상에 콘택홀을 갖는 절연막을 형성한 후, 상기 콘택홀을 채우는 도전막을 형성한다. 상기 도전막을 패터닝하여 커패시터의 하부전극을 형성한 후, 상기 하부전극 상에 고융점 금속 화합물을 선택적으로 성장시킨다. 상기 고융점 금속 화합물막이 형성된 결과물 상에 커패시터의 유전막과 상부전극을 차례로 형성한다. 추가적인 사진식각 공정없이 커패시터 하부전극들 사이의 절연이 자연적으로 이루어진다.

公开(公告)号：KR100155853B1

公开(公告)日：1998-12-01

申请号：KR1019950021385

申请日：1995-07-20

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  고대홍

IPC: H01L21/28

Abstract: 반도체 장치의 티타늄(Ti) 폴리사이드 게이트 형성 방법을 개시한다. 반도체기판상에 산화공정을 실시하여 게이트산화막을 형성한 다음, 그 위에 폴리실리콘막, 티타늄 실리사이드막, 질화막(SiN) 및 산화막을 차례로 증착한 단계; 상기 질화막 및 산호막을 사진 식각 공정으로 패터닝 하는 단계;상기 질화막과 산화막을 마스크로 하여 티타늄 실리사이드를 패터닝하는 단계;상기 패터닝 된 티타늄 실리사이드의 측면에 질화층(TiN)을 형성시키는 단계;상기 질화층은 NH₃또는 N₂를 이용하여 플라즈마 공정 및 고속질화법(Rapid Thermal Nitridation:RTN)중 어느하나로 형성시키는 것이 바람직하다. 상기 결과물 상에 상기 질화막 과 산화막을 마스크로 하여 폴리 실리콘을 패터닝하여 티타늄 폴리 사이드 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체장치의 제조방법을 제공한다. 본 발명에 의하면, 상기 폴리 실리콘을 패터닝할때, 상기 티타늄 실리사이드 측면은 질화법에 의해 형성된 질화층(TiN)에 의해 코팅되어 있어 폴리 실리콘 식각시, 손상(attack)되지않고 보호되어 지는 효과를 얻을 수 있다.

公开(公告)号：KR1019980005864A

公开(公告)日：1998-03-30

申请号：KR1019960023691

申请日：1996-06-25

Applicant: 삼성전자주식회사

Inventor： 이은하 ,  배대록 ,  고대홍

IPC: H01L21/322

公开(公告)号：KR1019970052947A

公开(公告)日：1997-07-29

申请号：KR1019950057044

申请日：1995-12-26

Applicant: 삼성전자주식회사

Inventor： 고대홍 ,  이상인

IPC: H01L21/3205

公开(公告)号：KR1019970018561A

公开(公告)日：1997-04-30

申请号：KR1019950030680

申请日：1995-09-19

Applicant: 삼성전자주식회사

Inventor： 하정민 ,  박병률 ,  고대홍 ,  이상인

IPC: H01L27/108

Abstract: 신규한 반도체장치의 커패시터 형성방법에 개시되어 있다. 반도체기판 상에 콘택홀을 갖는 절연막을 형성한 후, 상기 콘택홀을 형성한다. 상기 도전막을 패터닝하여 커패시터의 스토리지 노드를 형성한 후, 상기 스토리지 노드 상에, 고융점 금속 화합물로 이루어진 커패시터의 하부전극을 선택적으로 성장시킨다. 상기 하부전극이 형성된 결과물 상에 커패시터의 유전막과 상부전극을 차례로 형성한다. 추가적인 사진식각 공정없이 커패시터의 노드들 사이의 절연이 자연적으로 이루어진다.

公开(公告)号：KR1019970013103A

公开(公告)日：1997-03-29

申请号：KR1019950026500

申请日：1995-08-24

Applicant: 삼성전자주식회사

Inventor： 고대홍 ,  배대록 ,  김형섭

IPC: H01L21/3205

Abstract: 반도체 장치의 샐리사이드 형성방법이 게시되어 있다. 본 발명은 샐리사이드 공정에 의해 모스 트랜지스터의 소오스/드레인 상에 티타늄실리사이드막을 형성했을 때, 티타늄 실리사이드막과 반도체 기판사이에 발생할 수 있는 블리스터링 현상을 방지하기 위한 샐리사이드 형성방법을 제공한다. 모스 트랜지스터가 형성된 반도체기판 위에 비정질 또는 폴리실리콘에 의한 실리콘막을 형성하고, 그 위에 티타늄막을 형성한다. 상기 기판을 고온에서 열처리하면, 모스트랜지스터의 소오스/드레인 영역에 티타튬실리사이드막이 형성된다. 상기와 같은 샐리사이드 공정에 의해 형성된 티타늄실리사이드막은 반도체 기판과 결합력이 강하여 상기 블리스터링 현상을 방지할 수 있다.