公开(公告)号：KR1019930024115A

公开(公告)日：1993-12-22

申请号：KR1019920008269

申请日：1992-05-15

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  홍석우

IPC: H01L21/31

Abstract: 포토레지스트층을 사용하여 패턴 형성된 다수의 선택된 반도체 층의 일부에 따른 타입의 이온을 주입하기 위하여 상기 포토레지스트층을 경화시키는 단계, 상기 이온 주입의 공정으로부터 보호되는 영역 전체에 대해 다시 포토레지스트층을 도포하여 이중의 스택(stack) 포토레지스트층을 형성하고, 이온을 주입하는 단계, 상기 스택형으로 도포된 포토레지스트층을 제거하므로서, 상기 패턴 형성된 다수의 반도체층 상의 경화된 포토레지스트층을 노출시키는 단계, 상기 이온 주입시 사용된 다른 타입의 이온을 주입하기 위해서 상기의 공정을 다수회 반복하여 공정을 진행시켜, 패턴 형성된 반도체 층에 대하여 이온 주입으로부터 보호되도록 함을 특징으로 하는 반도체 장치의 제조방법.

公开(公告)号：KR102246877B1

公开(公告)日：2021-04-30

申请号：KR1020190022149

申请日：2019-02-26

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/112

Abstract: 집적도를향상시킨 3차원플래시메모리및 그제조방법이개시된다. 일실시예에따르면, 3차원플래시메모리는, 기판상에일 방향으로연장형성되는적어도하나의수직스트링-상기적어도하나의수직스트링은, 상기일 방향으로연장형성되는채널층및 상기채널층을둘러싸도록상기일 방향으로연장형성되는전하저장층을포함함-; 상기적어도하나의수직스트링에대해수직적으로연결되도록적층되는복수의전극층들; 및상기기판에매몰되며형성되는소스라인을포함한다.

公开(公告)号：KR102230199B1

公开(公告)日：2021-03-19

申请号：KR1020190076372

申请日：2019-06-26

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L45/00

Abstract: 공핍층을적응적으로결정하는양방향 2단자상변화메모리소자및 그동작방법이개시된다. 일실시예에따르면, 상변화메모리소자는, 제1 전극; 제2 전극; 및상기제1 전극및 상기제2 전극사이에개재되는상변화메모리셀을포함하고, 상기상변화메모리셀은, 상기제1 전극및 상기제2 전극을통해인가되는전압에의해결정상태가변화됨에따라데이터저장소로사용되는 P 타입의중간층; 및 N 타입의반도체물질로상기중간층의양단에형성되는상부층과하부층을포함하며, 상기중간층의결정상태에기초하여상기중간층, 상기상부층또는상기하부층중 어느하나의층을적응적으로공핍층(Depletion layer)으로사용하는것을특징으로한다.

公开(公告)号：KR102204386B1

公开(公告)日：2021-01-18

申请号：KR1020190044653

申请日：2019-04-17

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L45/00

Abstract: 크로스포인트어레이의신뢰성및 성능을개선하기위한기술이개시된다. 일실시예에따르면, 크로스포인트어레이는, 수평방향의제1 방향으로각각연장형성되는복수의비트라인들; 상기제1 방향과직교하는수평방향의제2 방향으로각각연장형성되는복수의워드라인들; 상기복수의비트라인들및 상기복수의워드라인들사이에각각배치되는복수의메모리셀들; 및상기복수의비트라인들사이의공간또는상기복수의워드라인들사이의공간중 적어도하나의공간에형성되는적어도하나의에어갭(Air gap)을포함한다.

公开(公告)号：KR1020200131471A

公开(公告)日：2020-11-24

申请号：KR1020190056135

申请日：2019-05-14

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L27/11573 ,  H01L27/11556 ,  H01L27/11548 ,  G11C16/26 ,  G11C16/24 ,  G11C16/30

Abstract: 대칭되는 U자형태의 BICs 구조가적용된 3차원플래시메모리가개시된다. 일실시예에따르면, 3차원플래시메모리는, 기판에대한수평부분및 수직부분들을포함하도록 U자형태로형성된채, 내부가빈 튜브형태로연장형성되는전하저장층및 상기전하저장층의내부에채워지는채널층으로구성되는적어도하나의스트링; 상기적어도하나의스트링의수직부분들에직교하며연결되는복수의워드라인들; 및상기적어도하나의스트링의수평부분과평행하도록연장형성된채, 상기적어도하나의스트링의양단에연결되는두 개의비트라인들을포함하고, 상기적어도하나의스트링은, 상기수평부분을기준으로상기수직부분들이대칭을이루는것을특징으로한다.

公开(公告)号：KR1020200126551A

公开(公告)日：2020-11-09

申请号：KR1020190050335

申请日：2019-04-30

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L27/1157 ,  H01L27/105

Abstract: 스몰블록이적용된 3차원플래시메모리가개시된다. 일실시예에따르면, 3차원플래시메모리는기판상 일방향으로연장형성되는복수의메모리셀 스트링들-상기복수의메모리셀 스트링들각각은채널층및 상기채널층을감싸는전하저장층을포함함-; 상기복수의메모리셀 스트링들에대해수직방향으로연결되는복수의워드라인들-상기복수의워드라인들은상기복수의메모리셀 스트링들이그룹핑된스몰블록들에각각대응하여복수의워드라인세트들로그룹핑됨--; 및상기복수의워드라인들을제어하는워드라인배선과연결된채, 상기복수의워드라인세트들중 어느하나의워드라인세트에선택적으로전압을인가하는적어도하나의스위칭소자를포함한다.

公开(公告)号：KR102142268B1

公开(公告)日：2020-08-12

申请号：KR1020180072751

申请日：2018-06-25

Applicant: 삼성전자주식회사

Inventor： 정재경 ,  송윤흡 ,  최창환 ,  설현주

IPC: H01L27/11565 ,  H01L27/11524 ,  H01L27/11526 ,  H01L27/11582 ,  H01L27/1157 ,  H01L27/11573

公开(公告)号：KR1019960043296A

公开(公告)日：1996-12-23

申请号：KR1019950013444

申请日：1995-05-26

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L29/786

Abstract: 본 발명은 박막 트랜지스터 및 그 제조방법에 관한 것으로서 제2도전층 패턴(채널도전층) 상에 차단막으로서 제2절연막을 갖는 박막 트랜지스터에 관해 개시한다. 본 발명의 박막 트랜지스터는 반도체기판, 상기 반도체기판상에 형성된 제1도전층 패턴, 상기 제1도전층 패턴을 갖는 반도체기판상에 형성된 제1절연막 및 상기 제1절연막상에 형성된 제2도전층 패턴과 상기 제2도전층 패턴상에 형성된 제2절연막 패턴 및 상기 제1도전층 패턴을 중심으로 상기 제2도전층의 좌·우 가장자리영역에 형성된 소오스 및 드레인영역을 구비한다.
본 발명에 의하면 제2도전층 패턴(채널도전층)상의 제2절연막 패턴의 스크린(screen) 작용에 의해, TFT의 문턱전압변화와 특성열화를 막고, 제2도전층 패턴의 이온주입에 따른 손상을 방지하고, 제2도전층 패턴을 충분히 얇게 형성하여 도핑 프로화일(profile)을 좋게 한다. 그리고 제2도전층 패턴의 모폴로지 (morpology)를 좋게 한다.

公开(公告)号：KR1019940010196A

公开(公告)日：1994-05-24

申请号：KR1019920018788

申请日：1992-10-13

Applicant: 삼성전자주식회사

Inventor： 송윤흡 ,  김경태 ,  신헌종

IPC: H01L21/28

Abstract: 본 발명은 반도체장치의 셀프얼라인 콘택구조 형성방법에 관한 것이다.
본 발명은 반도체기판상에 각각이 절연층에 의해 분리절연된 도전층패턴들을 형성하는 단계, 상기 도전층패턴들이 형성된 반도체기판상에 제1물질을 침적하여 제1물질층을 형성하는 단계, 상기 제1물질층을 소정패턴으로 패터닝하여 반도체기판상의 소정영역에 제1물질층패턴을 형성하는 단계, 상기 제1물질층패턴이 형성되어 있는 반도체기판상의 소정영역 이외의 영역에 상기 제1물질과의 식각선택비가 큰 제2물질을 침적하여 제2물질층을 형성하는 단계, 상기 제1물질층패턴을 제거하여 상기 반도체기판의 소정부분을 노출시키는 단계, 상기 결과물상에 도전물질을 침적하여 도전층을 형성하는 단계, 및 상기 도전층을 소정패턴으로 패터닝하여 상기 노출된 반도체기판의 소정부분에 콘택구조를 형성하는 단계를 포함하여 구성된 것을 특징으로 하 는 반도체장치의 셀프얼라인 콘택구조 형성방법을 제공한다.
본 발명에 의하면, 단순한 공정에 의해 안정된 콘택특성을 갖는 신뢰성 우수한 반도체장치의 셀프얼라인 콘택구조를 형성하는 것이 가능하다.

公开(公告)号：KR1019930017102A

公开(公告)日：1993-08-30

申请号：KR1019920000437

申请日：1992-01-14

Applicant: 삼성전자주식회사

Inventor： 송윤흡

IPC: H01L21/285

Abstract: 반도체 장치의 도전층을 저저항화하기 위하여 도전층의 상부를 고융점금속 살리 사이드화하는데 있어서, 반도체기판상의 임의의 층에 절연막이 위치해 있고, 상기 절연막상에 도프드 폴리실리콘막을 형성시키는 공정, 상기 도프트 폴리실리콘 상에 언도프트 폴리실리콘막을 침적시키는 공정, 이어서 상기 적층막에 고융점 금속을 침적신다음, 살리사이드화하는 공정, 및 미반응 고융점 금속을 제거하는 공정을 구비하여 이루어진 것을 특징으로 하는 본 발명에 의하면, 고농도의 불순물이 확산된 도프트 폴리실리콘막 상부를 불순물이 없는 폴리실리콘막(undoped polysilicon)으로 덮어 살리사이드 반응 계면에서 격리시킴으로써 고농도 불순물에 의한 자연산화막 성장촉진을 억제하고, 후속열처리 공정시 고융점 살리사이드막의 실리콘이온과 고농도 불순 과의 반응이 배제되므로 상기 살리사이드막이 응집되는 현상을 크게 억제하여 반도체 장치의 신뢰성을 크게 향상시키는 효과가 있다.