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41.发明公开위상고정루프의 자체내장 테스트 장치와 이를 포함하는위상고정루프, 위상고정루프의 자체내장 테스트 방법 및이를 수록한 저장매체 失效内置自检结果和包括相同锁相机的内置自检程序和存储介质的存储介质
公开(公告)号：KR1020090011400A
公开(公告)日：2009-02-02
申请号：KR1020070074935
申请日：2007-07-26
Applicant: 연세대학교 산학협력단
Inventor： 강성호
IPC: H03L7/00
CPC classification number: G01R31/31727 , H03L7/08
Abstract: A self test device built in a phase-locked loop, the package locked loop including the same, a testing method thereof, and a storage medium storing the same are provided to test an internal defect with small hardware overhead by using only digital signal inside the phase-locked loop by calculating a hamming distance. A built-in self test device(100) of a phase locked loop includes a first shift detection unit(110a,110b,110c), and a second shift detection unit(120a,120b,120c) and a shift frequency calculation unit(150). The first shift detection unit receives an original output signal of a voltage controlled oscillator of the phase-locked loop and the division signals dividing the frequency of the original output signal from a frequency divider and outputs the level shift between the signals in a digital type. The second shift detection unit. The second shift detection unit outputs the level shift in the digital type by comparing the level shift outputted from the first shift detection unit and the level shift previously outputted from the first shift detection unit. The shift calculation unit calculates the shift frequency through the output value of the second shift detection unit and determines the defect of the phase-locked loop.
Abstract translation: 提供内置锁相环的自检装置，包括其的封装锁定环，其测试方法和存储介质的存储介质，以仅通过仅使用数字信号来测试具有小硬件开销的内部缺陷 通过计算汉明距离进行锁相环。 锁相环的内置自检装置（100）包括第一移位检测单元（110a，110b，110c）和第二移位检测单元（120a，120b，120c）和移位频率计算单元（150 ）。 第一移位检测单元接收锁相环的压控振荡器的原始输出信号和分频信号，分频器将来自分频器的原始输出信号的频率除以数字类型的信号之间的电平移位。 第二移位检测单元。 第二移位检测单元通过比较从第一移位检测单元输出的电平移位和先前从第一移位检测单元输出的电平位移，输出数字类型的电平移位。 移位计算单元计算通过第二移位检测单元的输出值的移位频率，并确定锁相环的缺陷。
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公开(公告)号：KR100834553B1
公开(公告)日：2008-06-02
申请号：KR1020060070774
申请日：2006-07-27
Applicant: 연세대학교 산학협력단
IPC: H03M1/10
Abstract: 본 발명은 테스트 시간을 짧게 하면서도, 기존의 방법보다 하드웨어 오버헤드를 줄인 아날로그디지털 변환기(ADC)에 대한 내장된 자체 테스트 방법(BIST: Built-in Self-test)에 관한 것이다. 본 발명에 따르면, 램프신호를 테스트 신호로 사용함으로써 저장해야 하는 레프런스값을 하나로 할 수 있다. ADC의 정적 파라미터인 옵셋, 이득, DNL, INL을 히스토그램 방법을 이용하여 계산하는 식을 제시하였고 이 식들의 연관성을 이용하여 하드웨어 오버헤드를 줄일 수 있었다. 정적 파라미터들을 계산하기 위해
와 을 계산하는 구조가 필요한데, 이것을 위해 하나의 카운터 및 다운카운터를 사용하였다. 두개의 카운터를 통해 간단하게 정적 파라미터를 계산함으로써 하드웨어 오버헤드를 기존의 방법들보다 줄일 수가 있다.
ADC BIST, Analog to digital converter, Built-in self-test, analog testing-
公开(公告)号：KR1020080010580A
公开(公告)日：2008-01-31
申请号：KR1020060070774
申请日：2006-07-27
Applicant: 연세대학교 산학협력단
IPC: H03M1/10
CPC classification number: H03M1/1071 , H03M1/1038 , H03M1/12 , H03M2201/615 , H03M2201/63 , H03M2201/657
Abstract: A histogram based ADC(Analog-Digital Converter) BIST(Built-In Self-Test) for hardware overhead optimization is provided to perform a test with an operation speed by applying the BIST to an ADC test. A histogram based ADC(Analog-Digital Converter) BIST(Built-In Self-Test) for hardware overhead optimization includes a signal generator(20), a comparator(40), and a result analyzer(30). The signal generator generates a test signal applied to the input of an ADC(10). The comparator outputs a test end signal when the signal generated from the signal generator reaches maximum voltage. The result analyzer outputs an offset, a gain, and an NL(Differential/Integral non-linearity) value by analyzing the output of the ADC. The result analyzer has a transition detector to detect the generation of transition through the LSB(Least Significant Bit) of the output of the ADC, and a counter device to count transition signals outputted from the transition detector.
Abstract translation: 提供用于硬件开销优化的基于直方图的ADC（模数转换器）BIST（内置自检），通过将BIST应用于ADC测试来执行具有操作速度的测试。 用于硬件开销优化的基于直方图的ADC（模拟数字转换器）BIST（内置自检）包括信号发生器（20），比较器（40）和结果分析器（30）。 信号发生器产生施加到ADC（10）的输入端的测试信号。 当信号发生器产生的信号达到最大电压时，比较器输出一个测试结束信号。 结果分析仪通过分析ADC的输出输出偏移，增益和NL（微分/积分非线性）值。 结果分析仪具有一个转换检测器，用于检测通过ADC输出的LSB（最低有效位）产生的转换，以及用于计数从转换检测器输出的转换信号的计数器件。
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公开(公告)号：KR1020030091270A
公开(公告)日：2003-12-03
申请号：KR1020020029175
申请日：2002-05-27
Applicant: 연세대학교 산학협력단
IPC: G06F11/26
Abstract: PURPOSE: A method for testing a dual port memory is provided to enhance productivity by detecting all kinds of fault models detected through a function test, and to carry out a test in a short time without an additionally extended length relating to a test algorithm for testing a single port memory. CONSTITUTION: An object fault model of the dual port memory is decided. In case of the fault such as the 2PF1, the 2PF2v, and the 2PF2a, a March-C algorithm is applied through one port and an operation reading a same cell is simultaneously executed through the rest port whenever executing a reading operation. When a writing operation is executed through one port while applying the March-C algorithm in order to detect the 2PF2av, the reading operation is added to the object joining cell through the rest port. The reading operation is added to the March-C algorithm, the reading operation is simultaneously executed through two ports, and the reading operation is added to the object joining cell through the rest port when the reading operation is executed through one port. The algorithm is formed in order to equally execute the reading and the writing operation to the two ports.
Abstract translation: 目的：提供一种测试双端口存储器的方法，通过检测通过功能测试检测到的各种故障模型来提高生产率，并在短时间内执行测试，而不需要与测试算法相关的额外延长的长度 单个端口存储器。 构成：决定双端口存储器的对象故障模型。 在2PF1，2PF2v和2PF2a等故障的情况下，通过一个端口应用March-C算法，每当执行读取操作时，通过其余端口同时执行读取相同单元的操作。 当通过一个端口执行写入操作，同时应用March-C算法来检测2PF2av时，通过其余端口将读取操作添加到对象连接单元。 读取操作被添加到March-C算法中，通过两个端口同时执行读取操作，并且当通过一个端口执行读取操作时，通过休息端口将读取操作添加到对象加入单元。 形成该算法以便同时对两个端口执行读取和写入操作。
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Patent Agency Ranking
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公开(公告)号：KR101785889B1
公开(公告)日：2017-10-17
申请号：KR1020170010670
申请日：2017-01-23
Applicant: 연세대학교 산학협력단
IPC: G01R31/3183
Abstract: 본발명은반도체테스트프로그램디버깅과관련된테스트항목들의우선순위를결정하기위한장치및 방법을개시합니다. 본발명의일실시예에따르면반도체테스트프로그램의디버깅(debugging)과관련된적어도하나이상의테스트항목들의우선순위를결정하기위한장치에있어서, 테스트항목우선순위결정장치는적어도하나이상의테스트항목들각각의전체테스트시간과관련된가중치들에기초하여상기적어도하나이상의테스트항목들의우선순위값들을계산하는우선순위계산부, 상기계산된우선순위값들중 제1 테스트항목과관련된제1 우선순위값과제2 테스트항목과관련된제2 우선순위값을비교하는우선순위비교부, 및상기제1 우선순위값이상기제2 우선순위값보다낮을경우, 테스트항목순위표에서상기제1 테스트항목을상기제2 테스트항목보다낮은열(row)에배치하는테스트항목배치부를포함할수 있다.
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公开(公告)号：KR101772808B1
公开(公告)日：2017-08-30
申请号：KR1020160032768
申请日：2016-03-18
Applicant: 연세대학교 산학협력단
IPC: G01R31/28 , G01R31/02 , G01R19/00 , G01R19/165 , G01R31/317
CPC classification number: G01R31/2853 , G01R31/025 , G01R31/2879 , G01R19/0084 , G01R19/16576 , G01R31/31705
Abstract: 제1 비교부에인가된 TSV(Through-Silicon-Via)를통과한전압을측정하여 TSV의단락불량유무를판별하고, 제2 비교부에인가된 TSV를통과한전압을측정하여 TSV의개방불량유무를판별하며, 제1 비교부및 제2 비교부의각각의출력을기초로하여, TSV의불량여부를판별하는 TSV 테스트및 분석회로를제공한다.
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公开(公告)号：KR1020170079451A
公开(公告)日：2017-07-10
申请号：KR1020150190044
申请日：2015-12-30
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
Abstract: 본발명은다중블록구조의메모리디바이스에발생한오류에대응하여다양한구조의스페어들을이용하여최적의리페어결과를구하는리페어분석방법및 장치를개시하며, 본발명의리페어분석방법은피봇오류들의어드레스와블록어드레스를저장하는제1 메모리와넌피봇오류들각각의어드레스를표현하는컬럼과로우중 하나와상기넌피봇오류들의블록어드레스를저장하는제2 메모리를포함하는메모리유니트및 메모리블록들의오류들을리페어하는스페어의방향을정하고, 상기넌피봇오류정보와선택된상기피봇오류들의상기피봇오류정보를비교하여서할당된스페어로리페어가능한지판단하는비교결과를생성하고, 상기논피봇오류별로상기비교결과를넌피봇커버결과로제공하는싱글분석기;를포함한다.
Abstract translation: 本发明公开了一种修复分析方法和装置，响应于使用的各种结构的备用，本发明的地址的修复分析方法和枢轴错误的块发生在多块结构的存储装置中的错误以获得最佳维修结果 用于存储地址的非代表各自地址枢轴错误和非修复存储器单元的故障和存储器块和用于存储所述枢轴错误的块地址的第二存储器中的列和行中的一个第一存储器 比较结果用于比较非主题错误信息和所选主题错误的主题错误信息以确定备用主题错误信息是否可以被分配的备用品修复， 并由此产生的单个分析仪。
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公开(公告)号：KR1020160080962A
公开(公告)日：2016-07-08
申请号：KR1020140193726
申请日：2014-12-30
Applicant: 에스케이하이닉스 주식회사 , 연세대학교 산학협력단
IPC: H01L21/66
Abstract: 본발명은입력되는신호로부터연속적인두 파형을추출하는연속두개의파형추출부, 상기연속두개의파형추출부로부터출력되는연속적인두 파형들로부터복수개의파라메타들의파라메타값들을검출하는파라메타값검출부, 및상기파라메타검출부에서검출한파라메타값들을이용하여아이다이어그램을예측하는아이다이어그램생성부를구비하는아이다이어그램예측장치를제공한다.
Abstract translation: 提供了一种用于预测眼图以准确测量半导体器件的性能的装置和方法，以及使用其的测试装置。 眼图预测装置包括：连续双波形提取单元，用于从输入的信号中提取连续的两个波形; 参数值检测单元，用于从连续的两个波形提取单元输出的连续两个波形中检测多个参数的参数值; 以及眼图生成单元，用于通过使用在参数检测单元中检测到的参数值来预测眼图。
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