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公开(公告)号：CN106330185A
公开(公告)日：2017-01-11
申请号：CN201610723210.2
申请日：2016-08-25
Applicant: 电子科技大学
IPC: H03M1/10
CPC classification number: H03M1/1009 , H03M2201/63
Abstract: 本发明针对时间交织模数转换器中通道间的采样时间失配问题，提供一种基于极值函数的采样时间失配校正方法。首先，引入一个参考通道，参考通道的采样时钟依次与时间交织的子通道对齐；然后，参考通道和子通道正常进行量化过程，筛选出参考通道的采样时钟与子通道时钟对齐时刻的输出作为校正所需的数据；然后，将筛选出来的数据对应相减，求绝对值，并累加求和，得到一个关于采样时间失配的极值函数，且该函数的极小值点为无采样时间失配的状态；然后，按照极值函数的函数值的变化，调节对应子通道的时钟延时，使极小值函数向极小值点方向收敛；最后进过数次迭代的过程，极值函数收敛于极小值点，采样时间失配得到校正。
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公开(公告)号：CN105811980A
公开(公告)日：2016-07-27
申请号：CN201610125371.1
申请日：2016-03-06
Applicant: 北京工业大学
IPC: H03M1/10
CPC classification number: H03M1/1009 , H03M2201/63
Abstract: 一种基于微分器和平均时间误差的TIADC的时间误差失配的自适应盲校正方法，属于模拟数字转换领域。所述方法利用斜率近似和TIADC的所有子ADC的时间误差的平均值，推导出需要估计的系统未知参数。采用TIADC系统实际采样输出值，利用一个微分器和一个高通滤波器，要求一定的过采样并利用最小均方差算法实现TIADC系统的时间误差失配的自适应盲校正。校正系统的需要估计的参数为各个子ADC的相对时间误差和所有子ADC的相对时间误差的平均值之间的差值。此参数用于对误差的重构并对系统补偿。本发明有效降低了硬件复杂度、硬件实现难度和系统功耗。本发明可以扩展到任意多的通道，且随着通道数的增加，优势更加明显。
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公开(公告)号：US4338590A
公开(公告)日：1982-07-06
申请号：US110135
申请日：1980-01-07
Applicant: Joseph J. Connolly, Jr. , James B. Cecil
Inventor： Joseph J. Connolly, Jr. , James B. Cecil
CPC classification number: H03M1/00 , H03M2201/02 , H03M2201/3115 , H03M2201/3131 , H03M2201/3136 , H03M2201/3168 , H03M2201/4135 , H03M2201/4225 , H03M2201/4233 , H03M2201/4262 , H03M2201/6121 , H03M2201/63 , H03M2201/814
Abstract: A multi-stage resistive ladder network which uses extra stages to trim out resistance discrepencies. All of the stages are interconnected in a series. Nominally, current is divided in half within each stage. Half of the current is gated onto a bus in response to logic control signals, and the other half of the current is passed onto the next succeeding stage. Due to various processing limitations, the resistors comprising each stage vary slightly from their nominal value, which in turn upsets the current division. To compensate for this additional current dividing stages are serially connected to the last stage of the ladder. Current from these additional stages are selectively coupled onto the bus in response to the logic signals in addition to the current which is normally coupled thereto.
Abstract translation: 一个多级电阻梯形网络，使用额外的级来修剪阻抗差异。 所有的阶段都是相互联系的。 名义上，目前在每个阶段都分成两半。 响应于逻辑控制信号，一半的电流被门控在总线上，而另一半的电流被传递到下一个后续阶段。 由于各种处理限制，包括每个级的电阻器与它们的标称值略有不同，这反过来扰乱了当前的划分。 为了补偿这个额外的电流分级级与梯子的最后阶段串联连接。 来自这些附加级的电流除了通常耦合到其上的电流之外还响应于逻辑信号而选择性地耦合到总线上。
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公开(公告)号：KR1020110103110A
公开(公告)日：2011-09-20
申请号：KR1020100022270
申请日：2010-03-12
Applicant: 류미원
IPC: H03M1/00
CPC classification number: H03M1/0607 , G06F7/60 , H03M1/0626 , H03M1/1023 , H03M1/1295 , H03M2201/194 , H03M2201/2196 , H03M2201/63 , H03M2201/937 , H03M2201/938
Abstract: 본 발명은 기존의 AD 컨버터가 복수개의 저항과 복수개의 비교기를 이용하여 구성되기 때문에, 기기의 부피가 커지고, 무엇보다 7-세그먼트(FMD)를 통해 데이터를 소수점 2자리 또는 숫자 3자리까지 표시할 수 있어, 정밀한 데이터 표시가 어려운 문제점을 개선하고자, 세로방향으로 직립되어 세워진 슬림형 디스켓형상으로 AD 컨버터 몸체를 형성하고, 몸체 내부에 외부에서 입력되는 아날로그 신호를 디지털 신호로 바꿔주고, 4-포지션 디스플레이부에 데이터를 소수점 세자리 또는 숫자 4자리까지 표시하도록 제어하는 AD 컨버터 모듈이 내장되어 형성됨으로서,
기기의 부피를 슬림하게 형성하고, 디스플레이부에 데이터를 소수점 세자리 또는 숫자 4자리까지 표시하여 외부 디스플레이 상에 보다 정밀한 데이터를 표시할 수 있고, 내부의 AD 컨버터 모듈에서 발생되는 열을 외부로 방출시키고, 온도 센서에서 측정된 측정치에 대하여 보정치를 가감하는 센서보정부를 구성함으로서, AD 변환의 정밀도를 향상시킬 수 있고, 보다 낮은 전력을 소모하면서 입력전압의 크기에 따라 디지털 출력값을 결정하는 슬림형 컨버터를 제공하는데 그 목적이 있다.-
公开(公告)号：KR1020060007153A
公开(公告)日：2006-01-24
申请号：KR1020040055910
申请日：2004-07-19
Applicant: 매그나칩 반도체 유한회사
Inventor： 오명규
IPC: H03M1/10
CPC classification number: H03M1/1038 , H03M1/1028 , H03M2201/20 , H03M2201/6164 , H03M2201/63
Abstract: 본 발명은 아날로그 디지털 컨버터 및 그의 오류 보정 방법에 관한 것으로서, 보다 상세하게는 아날로그 입력전압신호를 디지털 데이터로 변환하기 전에 일정레벨의 비교전압신호를 발생시켜 디지털 데이터로 변환한 후, 변환값과 이상적인 변환값을 비교하여 그 결과에 따라 그라운드전압레벨 또는 전원전압레벨의 변화를 보상함으로써 아날로그 디지털 컨버터의 오류를 보정하는 기술을 개시한다. 이를 위한 본 발명의 아날로그 디지털 컨버터는, 디지털값으로 변환할 아날로그 입력전압신호 또는 변환값의 오류를 감지하기 위한 아날로그의 비교입력전압신호 중 하나와 복수개의 기준전압신호를 순차적으로 각각 비교하여, 복수개의 비교값을 순차적으로 출력하는 제 1 비교부와, 상기 복수개의 비교값을 순차적으로 저장하는 레지스터와, 상기 아날로그 입력전압신호의 이상적인 디지털 변환값을 저장하는 이상 변환값 저장부와, 상기 레지스터에 저장된 변환값과 상기 이상적인 디지털 변환값을 비교하는 제 2 비교부와, 상기 제 2 비교부의 출력에 따라 저항값을 가변하여 그라운드전압레벨 및 전원전압레벨의 변화를 보상하여 복수개의 기준전압신호 및 상기 비교입력전압신호를 발생시키는 기준전압 발생부를 포함하여 구성하는 것을 특징으로 한다.
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Patent Agency Ranking
公开(公告)号：KR1020110113491A
公开(公告)日：2011-10-17
申请号：KR1020100032913
申请日：2010-04-09
Applicant: 주식회사 동운아나텍
IPC: H03M1/66
CPC classification number: H03M1/1023 , H03M1/66 , H03M2201/6107 , H03M2201/63
Abstract: 본 발명은 시스템이 원래 가지고 있는 오프셋을 허용 가능한 오프셋으로 자동 조정할 수 있도록 하는 오프셋 자동 보상 장치 및 방법에 관한 것이다.
이를 위해, 본 발명은 시스템이 인에이블되면, 스위칭부를 턴온시켜 시스템이 가지고 있는 자체 오프셋 전류를 오프셋 센싱 및 비교부로 우회시킴과 동시에 오프셋 생성부에서 시스템으로 포지티브 오프셋 발생을 위한 포지티브 오프셋 전류를 인가하고, 오프셋 센싱 및 비교부는 스위칭부를 통해 우회되는 오프셋 전류를 센싱하여, 센싱된 오프셋 전류를 허용 가능한 범위의 오프셋 전류와 비교한 후, 비교결과에 따라 로우 또는 하이 레벨의 출력 신호를 생성하여 오프셋 생성부로 인가하며, 오프셋 생성부는 오프셋 센싱 및 비교부로부터 인가되는 출력 신호에 따라 시스템으로 네거티브 오프셋 전류를 인가하여 오프셋 전류를 보상하되, 오프셋 전류가 허용 가능한 범위로 조정되어 오프셋 센싱 및 비교부로부터 인가되는 출력 신호가 없게 되면, 오프셋 생성부는 그 순간의 포지티브 오프셋 전류량과 네거티브 오프셋 전류량을 유지시키도록 구성되는 것이 바람직하다.
이에 따라, 본 발명은 시스템이 원래 가지고 있는 오프셋을 허용 가능한 오프셋으로 자동 조정할 수 있게 된다.-
公开(公告)号：KR1020110033526A
公开(公告)日：2011-03-31
申请号：KR1020090091067
申请日：2009-09-25
Applicant: 연세대학교 산학협력단
Inventor： 강성호
CPC classification number: H03M1/1071 , H03M1/1033 , H03M1/66 , H03M2201/63 , H03M2201/657
Abstract: PURPOSE: A method and a circuit for testing a digital analog converter are provided to integrate a different value between an output signal with a specific pattern of the digital analog converter and a ramp signal at every clock, thereby minimizing influences of a noise. CONSTITUTION: A first input signal is generated(S1100). The first input signal synchronizes an output signal of a digital analog converter with a clock. The first input signal can be inputted to the digital analog converter(S1200). A first output signal of the digital analog converter is generated by the first input signal(S1300). A difference between the ramp signal and the first output signal is integrated at every clock(S1400). Test values are obtained with the integration. A slope of a ramp signal is fixed. The slope of the ramp signal includes an output transition value per a clock.
Abstract translation: 目的：提供一种用于测试数字模拟转换器的方法和电路，用于在数字模拟转换器的特定模式的输出信号与每个时钟的斜坡信号之间集成不同的值，从而最小化噪声的影响。 构成：生成第一个输入信号（S1100）。 第一输入信号使数字模拟转换器的输出信号与时钟同步。 第一输入信号可以输入到数字模拟转换器（S1200）。 数字模拟转换器的第一输出信号由第一输入信号产生（S1300）。 斜坡信号和第一输出信号之间的差异在每个时钟被积分（S1400）。 通过集成获得测试值。 斜坡信号的斜率是固定的。 斜坡信号的斜率包括每个时钟的输出转换值。
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公开(公告)号：KR1020090114706A
公开(公告)日：2009-11-04
申请号：KR1020080040484
申请日：2008-04-30
Applicant: 삼성전자주식회사
CPC classification number: H03M3/458 , H03M1/0621 , H03M1/12 , H03M3/02 , H03M2201/615 , H03M2201/63
Abstract: PURPOSE: A delta-sigma analog digital converter is provided to minimize a noise level in a passband by controlling a zero point of a signal transfer function and noise transfer function independently. CONSTITUTION: In a delta-sigma analog digital converter, an adder(110) unites an input signal and a feedback signal. A forward loop filter(120) converts an output signal of the adder. The forward loop filter filters the signal outputted from the adder. A quantizer(130) quantizes the signal outputted from the forward loop filter, and the feedback loop filter(140) converts the signal outputted from the quantizer. The feedback loop filter outputs a changed signal. A controller controls the forward loop filter and determines a zero point of a transfer function of the forward loop filter according to interference signal information.
Abstract translation: 目的：提供Δ-Σ模拟数字转换器，通过独立地控制信号传递函数和噪声传递函数的零点来最小化通带中的噪声电平。 构成：在Δ-Σ模拟数字转换器中，加法器（110）将输入信号和反馈信号相结合。 正向环路滤波器（120）转换加法器的输出信号。 正交环滤波器对从加法器输出的信号进行滤波。 量化器（130）量化从正向环路滤波器输出的信号，并且反馈环路滤波器（140）转换从量化器输出的信号。 反馈环路滤波器输出改变的信号。 控制器控制正向环路滤波器，并根据干扰信号信息确定正向环路滤波器的传递函数的零点。
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公开(公告)号：KR1020080010580A
公开(公告)日：2008-01-31
申请号：KR1020060070774
申请日：2006-07-27
Applicant: 연세대학교 산학협력단
IPC: H03M1/10
CPC classification number: H03M1/1071 , H03M1/1038 , H03M1/12 , H03M2201/615 , H03M2201/63 , H03M2201/657
Abstract: A histogram based ADC(Analog-Digital Converter) BIST(Built-In Self-Test) for hardware overhead optimization is provided to perform a test with an operation speed by applying the BIST to an ADC test. A histogram based ADC(Analog-Digital Converter) BIST(Built-In Self-Test) for hardware overhead optimization includes a signal generator(20), a comparator(40), and a result analyzer(30). The signal generator generates a test signal applied to the input of an ADC(10). The comparator outputs a test end signal when the signal generated from the signal generator reaches maximum voltage. The result analyzer outputs an offset, a gain, and an NL(Differential/Integral non-linearity) value by analyzing the output of the ADC. The result analyzer has a transition detector to detect the generation of transition through the LSB(Least Significant Bit) of the output of the ADC, and a counter device to count transition signals outputted from the transition detector.
Abstract translation: 提供用于硬件开销优化的基于直方图的ADC（模数转换器）BIST（内置自检），通过将BIST应用于ADC测试来执行具有操作速度的测试。 用于硬件开销优化的基于直方图的ADC（模拟数字转换器）BIST（内置自检）包括信号发生器（20），比较器（40）和结果分析器（30）。 信号发生器产生施加到ADC（10）的输入端的测试信号。 当信号发生器产生的信号达到最大电压时，比较器输出一个测试结束信号。 结果分析仪通过分析ADC的输出输出偏移，增益和NL（微分/积分非线性）值。 结果分析仪具有一个转换检测器，用于检测通过ADC输出的LSB（最低有效位）产生的转换，以及用于计数从转换检测器输出的转换信号的计数器件。
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公开(公告)号：KR1020050041564A
公开(公告)日：2005-05-04
申请号：KR1020030076773
申请日：2003-10-31
Applicant: 매그나칩 반도체 유한회사
Inventor： 이용섭
IPC: H03M1/10
CPC classification number: H03M1/1019 , H03M1/1071 , H03M1/12 , H03M2201/63
Abstract: 본 발명은 플래시 메모리와 아날로그 디지털 변환기(Analog to Digital Converter; 이하 ADC)가 함께 내장된 시스템 온 칩에서 테스트 시에 ADC의 오프셋 전압을 측정하여 플래시 메모리의 특정 영역에 저장하고 아날로그 신호를 디지털 신호로 변환한 후에 그 디지털 신호에 플래시 메모리에 저장된 오프셋 전압을 가감하여 오프셋 전압을 보정하기 때문에 큰 면적을 차지하는 보정회로를 사용하지 않으면서도 변환 시간을 줄일 수 있는 ADC 및 그를 이용한 오프셋 전압 보정 방법에 관한 것으로, ADC는 입력된 제 1 아날로그 신호와 제 2 아날로그 신호를 비교하는 비교 수단과, 비교 수단으로부터 출력된 신호에 따라 해당하는 디지털 값을 결정하는 SAR(Successive Approximate Register)과, SAR에 의해 결정된 디지털 값에 해당하는 제 2 아날로그 신호를 발생하는 DAC(Digital to Anal og Converter)과, 테스트에 의해 측정된 오프셋전압을 저장하고, 제 1 아날로그 신호에 해당하는 디지털 값에 오프셋전압을 반영하여 디지털 신호를 출력하는 오프셋전압 보정 수단을 포함한다.
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