公开(公告)号：KR100298831B1

公开(公告)日：2001-11-30

申请号：KR1019980053145

申请日：1998-12-04

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 맹성재 ,  이진희 ,  박철순

IPC: H01L21/027

Abstract: 본 발명은 뒷면 공정을 위한 마스크 정렬 마크 패턴에 관한 것으로서, 특히, 뒷면 가공용 마스크 플레이트의 앞면에 형성된 마크(21)보다 중심에서부터 바깥쪽으로 넓어지도록 구성하였으며, 이 때, 상기 뒷면 공정을 위한 마스크 정렬 마크 패턴(22)은 바깥쪽으로 갈수록 5 um까지 넓어지도록 구성되였으며, 크롬막의 식각에 의해 형성되어, 개구면적이 목표 마크보다 크기 때문에 휘도가 나쁘더라도 용이하게 앞면의 마크를 찾을 수 있을 뿐만 아니라, 웨이퍼의 각도가 맞지 않았더라도 조작자가 용이하게 회전할 방향을 알 수 있으며, 중심은 앞면 마크와 일치하기 때문에 최종적으로는 중심부에서 정렬을 하면 정렬의 정확도도 향상된다는 효과가 있다.

公开(公告)号：KR100281636B1

公开(公告)日：2001-06-01

申请号：KR1019970070307

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/306

Abstract: 본 발명은 균일하고 제어성이 좋은 뒷면 via- hole 을 제조하는 제조 방법을 제공하기 위한 것이다. 본 발명은, 소자 및 회로 기판(1)에는 활성층(2)와 전면 금속층(3)으로 주로 구성되어 있고, 표면에 보호막을 입혀, 고온 왁스(4)로 투명 지지 기판(5)에 접착 하고 , 비아-홀 영역(10a)과 창 영역(10b)이 있는 마스크(10)를 사용하여, 감광막(8)의 표면에 패턴을 형성하고, Ni금속을 증착한 후 리프트 오프 공정으로 Ni 보조 마스크(9)를 형성하고, 모니터용 창(11)을 만든다. 그 위에 다시 감광막을 입히고, 비아-홀 용 마스크(10)을 사용하여 비아홀 식각용 패턴(12)과, 식각 모니터용 창(11a)을 형성 하고, 비아홀용 감광막 마스크(12)와 Ni금속 마스크(9)를 사용하여 식각함으로써, 식각된 비아-홀부분(13)과 식각된 비아-홀 창(14), (14a), (14b)을 형성한다. 그리고, 식각 마스크인 감광막 및 Ni 금속 마스크를 제거하고, 베이스 금속(15)를 증착하여 전기 도금 방법으로 금(15), (15a)를 도금하며, 이후, 투명 지지대(5)를 탈착하고 세척을 하여 완료한다. 따라서, 본 발명에 의하면, 창을 사용하여 비아-홀의 식각 완료점을 정확하게 찾아내고 2회의 리소그라피 공정을 사용하여 뒷면 비아-홀의 마스크를 안정함으로서, 웨이퍼 내에서 균일하고 재현성 있는 뒷면 비아-홀을 얻을 수 있게 된다.

公开(公告)号：KR100281745B1

公开(公告)日：2001-02-15

申请号：KR1019980053143

申请日：1998-12-04

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 맹성재 ,  황인갑 ,  박철순

IPC: H04B7/26

Abstract: 본 발명은 일 대 다의 단방향 통신을 위한 송/수신장치에 관한 것으로서, 그 내부에 채널 선택회로, 전압 제어 발진기(VCO) 및 위상 고정 루프(PLL)를 더 포함하여 송신측에서 공통 채널 또는 임의의 수신장치에 해당하는 채널을 선택하여 데이터를 전송하면, 수신측에서는 대기 상태에서 한 개의 발진기에 의해 공통 채널과 자신의 특정 채널을 교대로 스캔하여 신호가 들어오는 채널을 검색한 후, 그 채널을 통해 송신측에서 전송되는 데이터를 수신함으로써, 하나의 집단내에서 일대 다의 통신이 가능하도록 한다는 특징이 있다.

公开(公告)号：KR100276077B1

公开(公告)日：2001-01-15

申请号：KR1019980016753

申请日：1998-05-11

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  맹성재 ,  박철순 ,  편광의

IPC: H01L29/12

Abstract: PURPOSE: A method for forming a fine T-shaped gate electrode is provided to reduce leakage current of a gate by forming a fine gate having a long leg. CONSTITUTION: An ohmic metallic layer(4) is formed by growing an active layer(2) and a cap layer(3) on a substrate(1). The first insulating layer(5) is formed thereon. The first resist and the second resist are applied on the first insulating layer(5). A head pattern and a leg pattern of a T-shaped gate are by exposing and developing the first resist and the second resist. A length of the gate is controlled by forming the second insulating layer on the gate pattern. A part of the first insulating layer(5) located on the gate leg pattern is etched by using an amorphous etch method. A multi-gate recess process is performed. A gate metal(12) is deposited by using an electron beam. A T-shaped gate(12) is formed by performing a lift-off process.

Abstract translation: 目的：提供一种用于形成精细T形栅电极的方法，以通过形成具有长支脚的细门来减小栅极的漏电流。 构成：通过在衬底（1）上生长活性层（2）和覆盖层（3）来形成欧姆金属层（4）。 第一绝缘层（5）形成在其上。 将第一抗蚀剂和第二抗蚀剂施加在第一绝缘层（5）上。 通过使第一抗蚀剂和第二抗蚀剂曝光和显影，T形门的头部图案和腿部图案。 通过在栅极图案上形成第二绝缘层来控制栅极的长度。 通过使用非晶蚀刻方法蚀刻位于栅极腿图案上的第一绝缘层（5）的一部分。 执行多栅极凹槽工艺。 通过使用电子束沉积栅极金属（12）。 通过执行剥离过程形成T形门（12）。

公开(公告)号：KR100274153B1

公开(公告)日：2000-12-15

申请号：KR1019970071617

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  윤형섭 ,  이진희 ,  박철순 ,  편광의

IPC: H01L21/328

Abstract: PURPOSE: A manufacturing method of microscopic T-type gate with supporter is provided to make a T-type gate metal easily for improving a transistor characteristic. CONSTITUTION: The first metal layer(3) is vaporized and patterned on a substrate(1) with a channel layer. An ohmic layer(2) is evaporated and patterned as a T-type for building a T-type gate. After being doped and etched a PMMA(Poly-Methyl MethAcrylate) resist and an MMA-MMA(Methyl MethAcrylate-Methyl MethAcrylate) resist respectively, the leg and the head of a T-type gate is formed, and a T-type gate pattern is built. The part of exposed substrate(1) is recessed, and an insulating layer(6) is attached on the sidewall of the resist layers and flattened layer with the same thickness of the resist layers using plasma CVD(Chemical Vapor Deposition) method. Using dry etching method, the insulating layer(6) is etched selectively for building a supporter. After recessing the exposed substrate(1), a gate metal is doped and the resist layers are removed by soaking in acetone or in solvent. Then, the T-type gate metal(7) is produced.

Abstract translation: 目的：提供具有支撑体的微观T型栅极的制造方法，以便容易地制造T型栅极金属以改善晶体管特性。 构成：第一金属层（3）被蒸发并在具有通道层的基板（1）上图案化。 欧姆层（2）被蒸发并图案化为用于构建T型浇口的T型。 在分别掺杂并蚀刻了PMMA（聚甲基丙烯酸甲酯）抗蚀剂和MMA-MMA（甲基丙烯酸甲酯 - 甲基丙烯酸甲酯）抗蚀剂后，形成T型栅极的支脚和头部，并且形成T型栅极图案 建成 暴露的基板（1）的一部分凹陷，并且使用等离子体CVD（化学气相沉积）方法，在抗蚀剂层的侧壁和具有相同厚度的抗蚀剂层的平坦层上附着绝缘层（6）。 使用干蚀刻方法，绝缘层（6）被选择性地蚀刻以构建支撑体。 在暴露的衬底（1）凹陷之后，掺杂栅极金属，并通过浸入丙酮或溶剂中去除抗蚀剂层。 然后，制造T型栅极金属（7）。

公开(公告)号：KR100270324B1

公开(公告)日：2000-12-01

申请号：KR1019980036191

申请日：1998-09-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순

IPC: H01L21/76

Abstract: 본 발명은 미세 트렌치를 이용한 반도체 소자 제조 방법에 관한 것으로, 반도체층 상에 표면 보호막을 형성하고, 그 일단부가 트렌치 형성 영역 상에 위치하는 희생패턴을 상기 표면 보호막 상에 형성하고, 플라즈마를 발생시켜 상기 패턴 일단부의 측벽에 충돌된 플라즈마가 상기 반도체 기판으로 재 충돌되어 일어나는 스퍼터링으로 상기 패턴의 일단부에 인접한 상기 표면 보호막 및 반도체층을 식각하여 반도체 기판 내에 홈을 형성한 후, 상기 표면 보호막과 상기 반도체 기판의 식각선택비를 고려한 식각을 실시하여 상기 홈 입구와 실질적으로 유사한 크기의 폭을 갖는 트렌치를 형성한다. 이와 같은 트렌치 형성 방법을 이용하여 'T'형 게이트 전극의 다리부 및 소자분리막을 형성함으로써 소자의 집적도를 향상시킬 수 있고, 상기 표면 보호막의 두께로써 'T'형 게이트 전극의 다리부의 높이를 조절할 수 있다. 또한, 게이트 리세스(gate recess) 공정을 위하여 건식식각을 실시할 경우 상기 표면 보호막이 수평방향의 식각을 감소시켜 게이트와 소스, 드레인 사이의 저항의 증가를 방지할 수 있고, 저손상 건식식각을 실시할 경우는 표면 보호막이 표면의 오염 및 손상을 방지하여 계면 특성 저하를 방지함으로써 기판내의 문턱전압과 포화 전류의 균일도를 향상시킬 수 있다.

公开(公告)号：KR1020000038237A

公开(公告)日：2000-07-05

申请号：KR1019980053145

申请日：1998-12-04

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 맹성재 ,  이진희 ,  박철순

IPC: H01L21/027

Abstract: PURPOSE: A mark pattern used for mask alignment is provided to improve an accuracy of alignment by improving the structure of back-side alignment mark. CONSTITUTION: A mark pattern comprises a front-side alignment mark pattern(21) and a back-side alignment mark pattern(22). The configuration of the back-side alignment mark pattern(22) has same structure at center portion compared to the front-side alignment mark(21), and wider configuration at outer part compared to the front-side alignment mark pattern(21). The most outer part width of the back-side alignment mark(22) is wider than that of the front-side alignment mark(21) by 5 micrometers.

Abstract translation: 目的：提供用于掩模对准的标记图案，以通过改进背面对准标记的结构来提高对准精度。 构成：标记图案包括前侧对准标记图案（21）和背面对准标记图案（22）。 与前侧对准标记（21）相比，背面对准标记图案（22）的中央部具有相同的结构，与前侧对准标记图案（21）相比，外侧配置更宽。 背面对准标记（22）的最外侧部分宽度比前侧对准标记（21）的最外侧部分宽度大5微米。

公开(公告)号：KR1020000038204A

公开(公告)日：2000-07-05

申请号：KR1019980053108

申请日：1998-12-04

Applicant: 주식회사 케이티 ,  한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순

IPC: H01L29/80

Abstract: PURPOSE: A method for fabricating a compound semiconductor device is provided to produce a high reliance semiconductor device by enhancing an insulation feature between a gate electrode and a source/drain electrode. CONSTITUTION: A dual etch stop layer(18,19) for a selective gate recess and an ohmic contact layer(20) are sequentially formed on a compound semiconductor epitaxial substrate(12) having a plurality of epitaxial layers. A photoresist pattern having T shape is formed on the structure. Then, a T shaped gate recess pattern is formed by etching the ohmic contact layer(20) and the dual etch stop layer(18,19). After depositing a gate metal, a two stepped gate electrode(20b) having a T shape is formed on the structure. Then, a T shaped gate electrode is formed by using the two stepped gate electrode(20b).

Abstract translation: 目的：提供一种用于制造化合物半导体器件的方法，以通过增强栅电极和源/漏电极之间的绝缘特征来产生高依赖性半导体器件。 构成：在具有多个外延层的化合物半导体外延衬底（12）上依次形成用于选择性栅极凹槽和欧姆接触层（20）的双蚀刻停止层（18,19）。 在该结构上形成具有T形的光致抗蚀剂图案。 然后，通过蚀刻欧姆接触层（20）和双蚀刻停止层（18,19）形成T形门凹槽图案。 在沉积栅极金属之后，在该结构上形成具有T形的两阶梯式栅电极（20b）。 然后，通过使用两个阶梯式栅电极（20b）形成T形栅电极。

公开(公告)号：KR100261461B1

公开(公告)日：2000-07-01

申请号：KR1019970071083

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/80

Abstract: PURPOSE: A method for manufacturing a compound semiconductor device is provided to improve the high frequency characteristic of the compound semiconductor device by forming an asymmetric recess structure. CONSTITUTION: An epitaxial substrate is formed by sequentially stacking a buffer layer(13), a channel layer(14), a spacer layer(15), a doping layer(16), a short key layer(17), a low density doping layer(18), the first etch stop layer(19), the first ohmic layer(20), the second etch stop layer and the second ohmic layer(22) on a semi-insulating substrate(12). After forming a photoresist pattern for forming an ohmic electrode, an ohmic metal layer is formed and an ohmic electrode of a source/drain is formed by performing a heat-treating process. Then, the first and second stepped gate recess structures are sequentially formed by using a gate recess method. The low density doping layer(18) is selectively etched to form the third asymmetric gate structure. Then, a Ti/Pt/Au gate metal electrode(31) is deposited on the structure. After that, a photoresist pattern is removed by using a lift off method so as to form a field effect type compound semiconductor device.

Abstract translation: 目的：提供一种制造化合物半导体器件的方法，通过形成不对称的凹陷结构来改善化合物半导体器件的高频特性。 构成：通过顺序堆叠缓冲层（13），沟道层（14），间隔层（15），掺杂层（16），短键层（17），低密度掺杂 第一蚀刻停止层（19），第一欧姆层（20），第二蚀刻停止层和第二欧姆层（22）在半绝缘基板（12）上。 在形成用于形成欧姆电极的光致抗蚀剂图案之后，形成欧姆金属层，并通过进行热处理工艺形成源极/漏极的欧姆电极。 然后，通过使用栅极凹陷方法依次形成第一和第二阶梯式栅极凹部结构。 选择性地蚀刻低密度掺杂层（18）以形成第三非对称栅极结构。 然后，在该结构上沉积Ti / Pt / Au栅极金属电极（31）。 之后，通过使用剥离法去除光致抗蚀剂图案，以形成场效应型化合物半导体器件。

公开(公告)号：KR100251993B1

公开(公告)日：2000-04-15

申请号：KR1019970059227

申请日：1997-11-11

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  이진희 ,  윤형섭 ,  편광의 ,  박철순

IPC: H01L21/28

Abstract: PURPOSE: A method for forming a T-shaped gate conductive pattern by using a double-layered resist is provided to prevent the damage of a gate head caused by a backward scattering of exposure light and to obtain a minute gate foot. CONSTITUTION: In the method, the first and second resist used the double-layered resist are coated on a substrate. The second resist has a higher sensitivity to exposure light than the first resist has. Next, an exposure process using an exposure mask(400) and development process are performed in sequence to form a T-shaped opening in the double-layered resist. In particular, the exposure mask(400) has a gate foot pattern(401), a gate head pattern(402) and a dummy pattern(403) formed near an edge of the gate head pattern(402). The dummy pattern(403) only counterbalances the amount of an electron beam around the gate head without transferring any pattern. Thereafter, a conductive layer is formed over the double-layered resist having T-shaped opening. Next, by removing the double-layered resist, the T-shaped gate conductive pattern is obtained.

Abstract translation: 目的：提供通过使用双层抗蚀剂形成T形栅极导电图案的方法，以防止由于曝光光的反向散射而导致的栅极头的损坏并获得分钟栅极脚。 构成：在该方法中，将使用双层抗蚀剂的第一和第二抗蚀剂涂覆在基材上。 第二抗蚀剂比第一抗蚀剂具有比曝光光更高的灵敏度。 接下来，依次进行使用曝光掩模（400）和显影处理的曝光处理，以在双层抗蚀剂中形成T形开口。 特别地，曝光掩模（400）具有形成在栅极头图案（402）的边缘附近的栅极脚图案（401），栅极图案（402）和虚设图案（403）。 伪图案（403）仅在不转移任何图案的情况下均衡电子束在栅极头周围的量。 此后，在具有T形开口的双层抗蚀剂上形成导电层。 接下来，通过去除双层抗蚀剂，获得T形栅极导电图案。