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公开(公告)号：KR100341388B1
公开(公告)日：2002-06-21
申请号：KR1019990025034
申请日：1999-06-28
Applicant: 한국전자통신연구원
IPC: G02B6/12
Abstract: 본발명은단일광파장으로동작하는반도체레이저다이오드의발진광을항상동일한발진파장으로고정시키기위한집적광학형광파장감시기구에관한것이다. 이러한집적광학형광파장감시기구는, 입사되는단일광파장의빛을서로다른광경로들을통해통과시키는판형광도파로와; 상기판형광도파로에형성되어상기광경로의각도에따라상기빛의투과중심파장을변화시키는회절격자형광필터; 및상기회절격자형광필터를투과한빛들을입력받아그 투과중심파장에따른광전류를검출하는공간분할광검출기를포함한다.
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公开(公告)号：KR100275544B1
公开(公告)日：2001-01-15
申请号：KR1019950052694
申请日：1995-12-20
IPC: H01L29/70
CPC classification number: H01L29/66242 , H01L29/7378
Abstract: PURPOSE: A fabrication method of a super self-aligned bipolar transistor is provided to enhance a driving speed and to reduce a parasitic capacitance by using a selective collector growth. CONSTITUTION: A first oxide(3-3), a base electrode(3-4) and a second oxide(3-5) are sequentially formed on a semiconductor substrate(3-1) having a buried collector(3-2). A collector thin film(3-8) is selectively growth in an active region by using an SEG(Selective Epitaxial Growth). A base composed of a Si(3-9)/ an undoped SiGe(3-10)/ a doped SiGe(3-11) and a silicide film(3-13) are sequentially formed on the resultant structure. After defining an emitter region, an insulating spacer(3-15) is formed at both sidewalls of the emitter region. An emitter film(3-16) is selectively grown on the emitter region. An emitter electrode(3-17) is deposited on the emitter film and a passivation insulator(3-18) is deposited on the emitter electrode.
Abstract translation: 目的：提供超自对准双极晶体管的制造方法，以通过使用选择性集电极生长来增强驱动速度和降低寄生电容。 构成：在具有埋集体（3-2）的半导体衬底（3-1）上依次形成第一氧化物（3-3），基极（3-4）和第二氧化物（3-5）。 集电极薄膜（3-8）通过使用SEG（选择性外延生长）在活性区域中选择性生长。 在所得结构上依次形成由Si（3-9）/未掺杂的SiGe（3-10）/掺杂SiGe（3-11）和硅化物膜（3-13）组成的基底。 在限定发射极区域之后，在发射极区域的两个侧壁处形成绝缘间隔物（3-15）。 在发射极区域选择性地生长发射极膜（3-16）。 发射电极（3-17）沉积在发射极膜上，钝化绝缘体（3-18）沉积在发射极上。
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公开(公告)号：KR100261306B1
公开(公告)日：2000-07-01
申请号：KR1019970070328
申请日：1997-12-19
IPC: H01L29/78
Abstract: PURPOSE: A fabrication method of an MESFET(Metal semiconductor field effect transistor) is provided to form a very fine gate of 0.1 micrometer or less by deciding the size of the gate through the inclined surface of a substrate to be etched and the etching amount of a flat surface. CONSTITUTION: An impurity doped channel layer(3) is formed on a substrate(1) and one end surface of the channel layer is etched to be inclined using an etching mask. Then, a first flat film is formed on the channel layer(3), and the surface of the channel layer(3) which wasn't etched is smoothened by etching the flat film. Next, the channel layer(3) is again etched to be inclined to form a sharp portion on the edge of the channel layer by using the flat film as an etching mask. Then, a second flat film on all surface of the etched channel layer, and then the second flat film is etched so that the sharp portion of the channel layer is exposed with a desired width. Finally, the exposed channel layer is etched to define a gate region.
Abstract translation: 目的：提供MESFET（金属半导体场效应晶体管）的制造方法，通过决定通过待蚀刻基板的倾斜面的栅极的尺寸和蚀刻量，形成0.1微米以下的非常精细的栅极 平坦的表面。 构成：在衬底（1）上形成杂质掺杂沟道层（3），并且使用蚀刻掩模蚀刻沟道层的一个端面以倾斜。 然后，在沟道层（3）上形成第一平坦膜，并且通过蚀刻平坦膜来平滑未蚀刻的沟道层（3）的表面。 接下来，通过使用平面膜作为蚀刻掩模，再次蚀刻沟道层（3）以倾斜以在沟道层的边缘上形成尖锐部分。 然后，在蚀刻的沟道层的所有表面上的第二平坦膜，然后蚀刻第二平坦膜，使得沟道层的尖锐部分以期望的宽度暴露。 最后，暴露的沟道层被蚀刻以限定栅极区域。
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公开(公告)号：KR100240640B1
公开(公告)日：2000-06-01
申请号：KR1019970043555
申请日：1997-08-30
Applicant: 한국전자통신연구원
IPC: H03F3/45
Abstract: 본 발명은 능동 발룬 회로에 관한 것으로, 특히 상보적인 두 신호의 대칭성을 향상시킬 수 있는 능동 발룬 회로에 관한 것이다.
입력 신호를 다른 주파수 신호로 바꾸어 출력하는 혼합기에 있어서, 서로 크기가 같고 위상이 반대인 상보적인 신호를 입력하는 방법에 의해 원하는 출력 신호를 제외한 나머지 고조파 신호들을 억제하는 밸런스드(balanced) 구조를 흔히 사용하며 이러한 상보적인 신호를 얻기 위하여 싱글-앤드형(single-ended) 입력 신호를 상보적인 차동(differential) 출력 신호로 바꾸어 주는 발룬 회로를 이용한다. 이러한 발룬 회로는 상보적으로 입력되는 신호의 대칭성에 민감하기 때문에 밸런스드 구조 혼합기의 성능을 결정하는 중요한 요소로 작용한다.
본 발명의 능동 발룬 회로는 종래의 발룬 회로에 차동 증폭단을 추가하고 이 차동 증폭단을 통해 출력되는 두 출력신호를 서로 엇갈리게 전압 병렬 궤환(voltage shunt feedback)시켜 상보적인 두 신호의 대칭성을 향상시킨 회로이다.-
公开(公告)号：KR100241326B1
公开(公告)日：2000-02-01
申请号：KR1019950041335
申请日：1995-11-14
IPC: H01S5/30
Abstract: 본 발명은 고출력 반도체 레이저에서의 활성층 구조에 관한 것으로서, 종래 기술의 InGaAs 다중 양자우물 구조에서는 광출력 특성이 좋지 않았던 문제점을 해결하기 위해 (InAs)
m (GaAs)
m 단주기 초격자 박막구조를 활성층의 양자우물로 사용한 활성층을 제공함으로써 내부 스트레인이 종래의 방법에 비해 수 %로 매우 크며 초격자 박막의 구조적 특성으로부터 소자의 광학적 특성, 특히 고출력 특성이 향상될 수가 있는 것이다.-
Patent Agency Ranking
公开(公告)号：KR1020000000904A
公开(公告)日：2000-01-15
申请号：KR1019980020845
申请日：1998-06-05
IPC: H01L21/335
Abstract: PURPOSE: A T-shaped gate forming method is provided to easily form fine gate pattern having a short gate length by using single PMMA(polymethyl methacrylate) resist. CONSTITUTION: The method comprises the steps of forming a silicon oxide(43) on a GaAs substrate(40) having lower metal layers; forming a plurality of insulating layers(44,45,46), wherein the wet etching rate is gradually increased in the direction of upper part; forming a photoresist pattern(48) for a gate bridge pattern; dry-etching the insulating layers(46,45,44) and the silicon oxide(43) using the photoresist pattern as a mask; wet-etching the insulating layers(46,45,44) to form a step-type profile; opening a gate region to flow the photoresist pattern by annealing; forming a gate metal layer(49) such as Ti/Pt/Au on the resultant structure; and forming a T-shaped gate(49a) by lift-off the photoresist pattern(48).
Abstract translation: 目的：提供T形栅极形成方法，通过使用单个PMMA（聚甲基丙烯酸甲酯）抗蚀剂容易地形成具有短栅极长度的精细栅极图案。 构成：该方法包括在具有较低金属层的GaAs衬底（40）上形成氧化硅（43）的步骤; 形成多个绝缘层（44,45,46），其中湿蚀刻速率在上部方向上逐渐增加; 形成用于栅极桥模式的光致抗蚀剂图案（48）; 使用光致抗蚀剂图案作为掩模来干蚀刻绝缘层（46,45,44）和氧化硅（43）; 湿蚀刻绝缘层（46,45,44）以形成阶梯型轮廓; 打开栅极区域以通过退火流动光致抗蚀剂图案; 在所得结构上形成诸如Ti / Pt / Au的栅极金属层（49）; 以及通过剥离光致抗蚀剂图案（48）形成T形门（49a）。
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公开(公告)号：KR100233834B1
公开(公告)日：1999-12-01
申请号：KR1019960063185
申请日：1996-12-09
Applicant: 한국전자통신연구원 , 주식회사 와이즈파워
IPC: H01L29/74
CPC classification number: H01L29/66242 , H01L29/7378
Abstract: 본 발명은 규소/규소게르마늄 쌍극자 트랜지스터 제조방법에 관한 것으로서, 소자격리 및 컬렉터가 형성된 반도체 기판상에 하부 질화막, 산화막, 다결정규소막 및 상부 질화막을 연속적으로 도포하고, 에미터 마스크를 사용하여 상부 질화막과 다결정규소막을 연속적으로 건식 식각한 후 측벽 질화막을 형성하고, 산화막을 선택적 습식 식각하여 측면 베이스링커 개구를 형성하고, 베이스링커 개구를 다결정규소로 매몰하고, 베이스링커의 개구에 매몰된 다결정규소막을 산화시킨 후 선택적 습식식각에 의하여 산화막을 제거하고 노출된 하부 질화막을 제거한 후 노출된 표면에 베이스막으로 규소/규소게르마늄을 성장하고, 규소/규소게르마늄막상에 에미터를 형성하므로써, 웨이퍼내에서 균일한 특성을 갖고 속도 특성이 무수한 자기정렬 규소/규소� ��르마늄 쌍극자 트랜지스터 제조방법이 개시된다.
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公开(公告)号：KR1019990052572A
公开(公告)日：1999-07-15
申请号：KR1019970072065
申请日：1997-12-22
Applicant: 한국전자통신연구원
IPC: H03F3/45
Abstract: 본 발명은 차동 증폭 회로에 관한 것으로 특히, 소스 전극으로 신호를 입력하고 드레인 전극으로 출력하는 구조로 여러 가지 혼합된 주파수 성분을 원래의 차동 신호로부터 용이하게 제거할 수 있는 것을 특징으로 한다.
종래의 차동 증폭 회로는 독립된 증폭단을 구성하여 바이어스 회로 및 이에 따른 직류 바이어스 전류 소모를 필요로 한다.
본 발명에서는 두 개의 트랜지스터를 이용하여, 첫 번째 입력 신호를 제 1 트랜지스터의 소스 전극에 공급하고 동시에 제 2 트랜지스터의 게이트 전극에 공급하며, 두 번째 입력 신호는 제 2 트랜지스터의 소스 전극에 공급하고 동시에 제 1 트랜지스터의 게이트 전극에 공급한다. 또한 각각 트랜지스터의 드레인 전극은 부하 저항과 연결 되도록 한 구성으로 독립된 직류 바이어스 전원이 필요없는 간단한 회로를 제시한다.-
公开(公告)号：KR100211026B1
公开(公告)日：1999-07-15
申请号：KR1019960049301
申请日：1996-10-28
Applicant: 한국전자통신연구원
IPC: G01R23/00
CPC classification number: G01R27/32
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
고주파 측정의 오차를 보정하는 방법.
2. 발명이 해결하려고 하는 기술적 과제
일반적인 오차 보정방법으로 계산된 측정용 보조기구의 특성으로부터 보정기구의 특성 임피던스를 구하여 일단 계산되었던 측정용 보조기구의 특성을 재계산함으로써, 특성이 검증되지 않은 표준 보정기구를 사용하더라도 고주파 측정오차를 정확히 보정하고자 함.
3. 발명의 해결방법의 요지
측정용 보조기구를 두 개의 전송선(104,105)과 전송선 연결부위의 기생성분(106)으로 모델링 하고, 각 전송선의 전달특성을 이용하여 측정 기준점을 이동함으로써 2 단자가 서로 만나게 하였을 경우의 반사계수 치이로부터 측정용 보조기구의 특성 추출에 사용된 표준 보정기구의 특성 임피던스를 계산하는 단계로 이루어짐.
4. 발명의 중요한 용도
측정장치에 이용됨.-
公开(公告)号：KR1019990051715A
公开(公告)日：1999-07-05
申请号：KR1019970071083
申请日：1997-12-19
Applicant: 한국전자통신연구원
IPC: H01L29/80
Abstract: 본 발명은 게이트와 드레인 간의 항복(breakdown) 전압 특성을 개선하고, 게이트와 드레인 간의 기생 캐패시턴스(Cgd)를 감소시키기 위해 에피택셜층 성장 및 비대칭형 게이트 리쎄스 구조를 형성하기 위한 비대칭 리쎄스 구조를 갖는 화합물반도체 소자의 제조 방법에 관한 것이다.
본 발명에 의한 화합물반도체 소자의 제조 방법은 종래의 단일층으로 된 오믹층과 달리 이중층의 오믹층을 갖는 반도체 기판층을 채택하므로써 오믹 접촉저항을 감소시킬 수 있다. 또한 이단계 게이트 리쎄스 방법으로 드레인 전극 부근의 오믹층을 제거함으로써, 게이트와 드레인간의 항복 전압 특성을 개선하고, 게이트와 드레인간의 기생 캐패시턴스(Cgd)를 감소시켜서 소자의 고주파 특성을 향상시킬 수 있다. 상기의 목적을 달성하기 위해서 이중층으로 구성된 N+ GaAs 오믹층과 식각정지(etch-stop)층을 갖는 에피택셜층 구조, 이단계 게이트 리쎄스 식각에 의한 비대칭형 게이트 리쎄스 구조를 형성하는 방법과 전자 싸이클로트론 공명(ECR)에 의해 성장한 산화막과 질화막으로 구성된 이중 절연막을 사용하여 소자를 보호하는 방법으로 구성되어 있다.
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