公开(公告)号：KR100264532B1

公开(公告)日：2000-09-01

申请号：KR1019980036192

申请日：1998-09-03

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순

IPC: H01L21/334

Abstract: 본 발명은 모드(mode) 또는 문턱전압이 각기 다른 전계효과 트랜지스터를 동시에 제조하는 방법에 관한 것으로, 각 트랜지스터의 게이트 전극과 접하게 될 반도체층 부분을 각기 다른 폭으로 노출하는 감광막 패턴을 형성하고, 감광막 패턴을 식각마스크로 반도체층을 식각하여 반도체 층 내에 각기 다른 깊이의 게이트 리세스가 형성되도록 함으로써 각 게이트 리세스 바닥에 각기 다른 두께의 반도체층을 잔류시킨 후, 상기 각 게이트 리세스 바닥에 잔류하는 반도체층과 접하는 게이트 전극을 형성하는데 그 특징이 있다. 이에 의해, 문턱전압이 각기 다른 트랜지스터 또는 증가형 모드 트랜지스터와 공핍형 모드 트랜지스터를 동일한 마스크를 사용하여 제조할 수 있어 공정 단계를 감소시킬 수 있고, 소자의 신뢰도를 향상시키며 제조 비용을 감소시킬 수 있다.

公开(公告)号：KR100261268B1

公开(公告)日：2000-08-01

申请号：KR1019970070308

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/288

Abstract: PURPOSE: A method for fabricating a modified gate by a lithography and an electroplating method is provided to improve the characteristics of a device, by reducing a gate resistance by increasing a section area, and by reducing a parasitic component generated between a gate head and an ohmic layer with lengthening a leg of the gate. CONSTITUTION: An ohmic metal layer(AuGe/Ni/Au)(3) is formed after growing an active layer(2) on a compound semiconductor substrate(1). The first resist(4) for gate leg is deposited, and a gate electrode pattern is formed. The resist for gate leg is PMMA and is annealed at about 180 deg.C. And, electron beam lithography process is performed to form a narrow gate when forming a pattern. The width of the pattern is below 0.25 micrometer. Then, a base metal layer(Ti/Ni)(5) for electroplating is formed on the micro pattern. And, the second resist film(6) is deposited, and is patterned with a mask pattern of the gate head. That is, the gate head pattern is formed using a light exposure method to control a gate resistance. Then, a gold(7a,7) is electroplated on the gate metal, and then, the gate metal with a long leg and large head is formed by lifting off the resist layer.

Abstract translation: 目的：提供通过光刻和电镀方法制造修改的栅极的方法，以通过增加截面积来减小栅极电阻，并且通过减小在栅极头和栅极之间产生的寄生分量来改善器件的特性 欧姆层延长了门的一条腿。 构成：在化合物半导体衬底（1）上生长活性层（2）之后形成欧姆金属层（AuGe / Ni / Au）（3）。 淀积用于栅极支脚的第一抗蚀剂（4），形成栅电极图案。 门脚的抗蚀剂为PMMA，并在约180℃退火。 并且，当形成图案时，执行电子束光刻工艺以形成窄栅极。 图案的宽度低于0.25微米。 然后，在微图案上形成用于电镀的贱金属层（Ti / Ni）（5）。 并且，沉积第二抗蚀剂膜（6），并用栅极头的掩模图案构图。 也就是说，使用曝光方法形成栅极头图案以控制栅极电阻。 然后，在栅极金属上电镀金（7a，7），然后通过剥离抗蚀剂层形成具有长腿和大头部的栅极金属。

公开(公告)号：KR100243648B1

公开(公告)日：2000-03-02

申请号：KR1019960069793

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/28

Abstract: 본 발명은 전계효과형 갈륨비소 소자 제조 기술중 오믹 특성을 개선하기 위해서 오믹층의 재성장에 의한 오믹접촉전극의 제조 방법을 기술하기 위한 것이다. 본 발명의 오믹접촉전극 제조 방법은 고농도로 오믹층을 재성장함으로써 열처리후 접촉저항특성을 개선시킬 수 있고, 소자의 전기적 특성을 향상시킬 수 있다. 본 발명은 산화막과 질학막의 이중절연막을 식각마스크로하여 기판의 오믹영역을 건식식각하는 방법과 MOCVD방법으로 식각된 오믹영역을 선택적으로 재셩장하여 n형 InGaAs오믹층을 형성하는 방법 그리고 금속층 증착 및 그 열처리방법으로 구성되어 있다.
본 발명에 의하여 오믹전극을 실시하면 종래의 방법에 비하여 오믹전극을 용이하게 형성할 수 있고, 오믹접촉전극의 접촉저항값을 낮출 수 있어 소자의 전기적 특성을개선할 수 있는 장점을 가진다.

公开(公告)号：KR100216594B1

公开(公告)日：1999-08-16

申请号：KR1019960069817

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/335

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다층 게이트 제조방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다층 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함
3. 발명의 해결 방법의 요지
선택성장 방법으로 한 번의 리소그라피로 공정으로 리세스 식각을 할 수 있고, 에피층 두께, 도핑농도를 조절하여 소자의 특성을 조절할 수 있고, 리소그라피로 공정으로 게이트를 형성하여 선폭이 작은 다층 게이트를 손쉽게 형성함으로써 좁은 간격의 다중 게이트 전극을 가지는 소자를 제작할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조

公开(公告)号：KR100216593B1

公开(公告)日：1999-08-16

申请号：KR1019960062621

申请日：1996-12-06

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/778

CPC classification number: H01L27/1443

Abstract: The invention relates to a method of fabricating a compound semiconductor device by forming a first and a second compound semiconductor devices having a plurality of different epitaxial layers on a common semiconductor substrate. The method comprises the steps of sequentially forming a plurality of first epitaxial layers for manufacturing the first compound semiconductor device on the semiconductor substrate; forming a first insulating film pattern for defining an active region of the first compound semiconductor device; etching the plurality of first epitaxial layers using the first insulating film pattern as a mask; forming a second insulating film on the resultant structure; forming a sidewall insulating spacer on the sidewall of the active region of the first compound semiconductor device by dry etching the second insulating film; sequentially forming a plurality of second epitaxial layers for manufacturing the second compound semiconductor device on the portion from which the plurality of first epitaxial layers is etched back; forming each electrode of the first and second compound semiconductor devices; and forming an interconnection electrode interconnecting each electrode of the first and second compound semiconductor devices.

公开(公告)号：KR1019990052168A

公开(公告)日：1999-07-05

申请号：KR1019970071617

申请日：1997-12-22

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  윤형섭 ,  이진희 ,  박철순 ,  편광의

IPC: H01L21/328

Abstract: 본 발명은 미세한T-형 게이트 메탈 패턴을 형성하는 방법으로, 고속소자의 트랜지스터의 특성을 좋게 하기 위하여 게이트 길이를 최소화 하고 있으며 게이트 길이의 감소에 따른 저항 증가를 줄이도록 게이트 단면 형상을 T-형으로 만들어 저항의 감소를 줄이고 있다. 본 발명은 트랜지스터의 제작에 있어서 전자빔을 이용하여 레지스트T-형 우물 패턴을 형성한 후 저온의 PECVD 절연막을 증착 한 다음, C
2 F
6 (80)+CHF
3 (20)혼합가스 건식식각을 이용하여 측벽의 패턴은 크기가 변하지 않으며, 바닥의 질화막을 제거하여 T-형 게이트를 형성하는 방법이다. 이 과정에서 게이트의 다리부위와 머리부위의 만나는 부분을 둥글게 패턴을 형성하여 게이트 다리와 머리의 끊어짐을 방지하며, 실리콘 질화막이 게이트 다리를 양쪽으로 지지하여 미세한 게이트 다리와 면적이 큰T-형 게이트 메탈을 안정적으로 얻을 수 있다. 또한 게이트 아래의 실리콘 질화막의 절연막을 제거하여 기생 성분이 작아지도록 함으로써 고품위 트랜지스터의 제작이 가능하도록 하는 방법이다.

公开(公告)号：KR1019990051069A

公开(公告)日：1999-07-05

申请号：KR1019970070308

申请日：1997-12-19

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  박병선 ,  윤형섭 ,  박철순 ,  편광의

IPC: H01L21/288

Abstract: 본 발명은 리소그라피와 전기도금 방법에 의한 변형 게이트의 제작 방법에 관한 것으로, 특히, 좁은 간격이고 수직방향의 길이가 긴 미세 선폭의 변형 게이트 전극을 제어성 좋게 제조할 수 있게 하는 소자의 게이트 전극을 제조하는 제조 방법을 제공하는 것을 목적으로 한다. 본 발명은, 기판 위에 활성층과 오믹 금속층을 형성하고, 그 위에 게이트 다리부분의 금속을 형성하기 위한 1차 레지스트 도포하고 이를 패터닝 하는 단계와, 그 1차 레지스터에 의해 패터닝된 전면에 전기도금 용 베이스 금속층을 증착 하는 단계와, 그 위에 2차 레지스터막을 도포하고 게이트 저항을 조절하기 위해 머리부 패턴을 광 노광 방법을 사용하여 형성하는 단계와, 게이트 금속을 전기 금 도금 방법을 사용하여 증착하는 단계를 수행하여 게이트 전극을 제작하도록 한다. 이에따라 본 발명은 전자빔과 광 노광 리소그라피를 전기도금 방법과 결합하여 변형 게이트 금속을 형성하는 방법으로 게이트 다리의 길이와 폭 및 머리부의 크기를 임의로 조절할 수 있게 하여 게이트 저항을 줄이고 동시에 기생성분을 줄일 수 있게 하여 소자의 특성을 향상 시킬 수 있도록 한 것이다.

公开(公告)号：KR1019980050969A

公开(公告)日：1998-09-15

申请号：KR1019960069817

申请日：1996-12-21

Applicant: 한국전자통신연구원

Inventor： 이진희 ,  윤형섭 ,  박병선 ,  박철순 ,  편광의

IPC: H01L21/335

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다중게이트의 제조 방법
2. 발명이 해결하고자 하는 기술적 과제
좁은 간격의 다중 게이트 전극을 가지는 소자를 제어성 좋게 제조할 수 있도록 하기 위함.
3. 발명의 해결 방법의 요지
선택성장 방법으로 한 번의 리소그라피 공정으로 리세스 식각을 할 수 있고, 에피층 두께, 도핑농도를 조절하여 소자의 특성을 조절할 수 있고, 리소그라피 공정으로 게이트를 형성하여 선폭이 작은 다중 게이트를 손쉽게 형성함으로써 좁은 간격의 다중 게이트 전극을 가지는 소자를 제작할 수 있다.
4. 발명의 중요한 용도
반도체 소자 제조

公开(公告)号：KR100125295B1

公开(公告)日：1997-12-10

申请号：KR1019930029353

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 박병선 ,  오용호 ,  유형준

IPC: H01L21/027

Abstract: A structure and method of transform unresolution diffraction mask is provided to improve resolution of main mask and focusing depth. The mask comprises: an unite-type transform unresolution diffraction mask including a half-tone PSM(phase shift mask) pattern(2) made of Cr formed on a main mask of a quartz substrate(1) and an unresolution diffraction layer(3) formed on the surface of the half-tone PSM; and a separate-type transform unresolution diffraction mask including a Cr layer(2) for forming a half-tone PSM formed on the main mask of a quartz substrate(1) and an unresolution diffraction mask(3) separately form the half-tone PSM on the quartz substrate(1).

Abstract translation: 提供变换非分辨率衍射掩模的结构和方法，以提高主掩模的分辨率和聚焦深度。 该掩模包括：包含由在石英基板（1）的主掩模上形成的由Cr制成的半色调PSM（相移掩模）图案（2）和非分辨率衍射层（3）的单元型变换非分辨率衍射掩模， 形成在半色调PSM的表面上; 以及分别形成用于形成在石英基板（1）的主掩模上的半色调PSM的Cr层（2）和非分辨率衍射掩模（3）的单独型变换非分辨率衍射掩模，分别形成半色调PSM 在石英基板（1）上。

公开(公告)号：KR1019970054427A

公开(公告)日：1997-07-31

申请号：KR1019950048736

申请日：1995-12-12

Applicant: 한국전자통신연구원

Inventor： 윤형섭 ,  이진희 ,  박병선 ,  박철순 ,  편광의

IPC: H01L29/772 ,  H01L29/737

Abstract: 본 발명은 절연막 스페이서(spacer)로 소자를 격리시킴(isolation)으로써 선택적 MOCVD 재성장시 기존의 에피택셜 층을 보호할 수 있으며 게이트 전극이 격리영역의 활성층과 서로 분리되어 소자의 전기적 특성을 개선시킬 수 있는 집적화 방법에 관한 것으로서, 그 특징은 전계효과형 소자와 이종접합 소자의 집적화 방법에 있어서, 산화막과 질화막으로 구성된 이중 절연막 패턴을 사용하여 격리영역을 정의하는 제1과정과, 격리영역의 측면에 이중 절연막 스페이서를 형성하는 제2과정 및 유기 금속 화학 증착방법(MOCVD)으로 화합물 반도체 소자용 에피택셜 층을 선택적으로 재성장하는 제3과정을 포함하는 데에 있으므로, 본 발명은 이중 절연막 스페이서와 선택적 MOCVD 재성장 방법을 이용하여 전계효과형 갈륨비소 반도체 소자와 이종접합형 반도체 소자를 동시에 동일한 기판에 집적화하여 종래의 제작방법에 비하여 재성장시 상호 불순물 오염을 방지할 수 있어 우수한 재성장 에피택셜 층을 얻을 수 있으며 절연막 스페이서에 의해서 소자의 활성영역이 격리되기 때문에 소자의 집적도를 높일 수 있고 전기적 특성을 개선시킬 수 있다는 데에 그 효과가 있다.