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    Entpacken einer variablen Anzahl von Datenbits
    41.
    发明专利
    Entpacken einer variablen Anzahl von Datenbits 未知

    公开(公告)号：DE112012004727B4

    公开(公告)日：2019-10-24

    申请号：DE112012004727

    申请日：2012-09-27

    Applicant: IBM

    Inventor： REILLY JOHN J ,  ABALI BULENT ,  BLANER BARTHOLOMEW

    IPC: G06F7/76 ,  H03D3/24

    Abstract: Bereitgestellt wird ein Entpacken einer variablen Anzahl von Datenbits. Eine Struktur enthält den Eingangsanschluss 15, der ausführbar ist, um eine oder mehrere Eingabedateneinheiten zu empfangen, die eine Vielzahl von gepackten Datenbits enthalten, wobei jede der einen oder der mehreren Eingabedateneinheiten einen Header und Nutzdaten enthält, wobei der Header eine vordefinierte Anzahl von Bits enthält und ein Format der Nutzdaten und eine Länge der Nutzdaten identifiziert, und wobei die Nutzdaten eine variable Anzahl von Bits enthalten. Die Struktur enthält ferner eine Schaltung, die ausführbar ist, um die eine oder die mehreren Eingabedateneinheiten auf der Grundlage des Headers und der Nutzdaten von jeder der einen oder der mehreren Eingabedateneinheiten zu identifizieren und zu entpacken. Die Struktur enthält ferner den Ausgangsanschluss 20, der ausführbar ist, um eine oder mehrere Ausgabedateneinheiten, welche die entpackte eine oder die entpackten mehreren Eingabedateneinheiten enthalten, einmal pro Taktzyklus zu übertragen,

    Verwalten eines Speichers mit niedrigstem Kohärenzpunkt (LPC) mithilfe eines Dienstschichtadapters
    42.
    发明专利
    Verwalten eines Speichers mit niedrigstem Kohärenzpunkt (LPC) mithilfe eines Dienstschichtadapters 未知

    公开(公告)号：DE112017005063T5

    公开(公告)日：2019-07-04

    申请号：DE112017005063

    申请日：2017-11-27

    Applicant: IBM

    Inventor： ARIMILLI LAKSHMINARAYANA BABA ,  STARKE WILLIAM ,  STUECHELI JEFFREY ,  BENJAMINI YIFTACH ,  BLANER BARTHOLOMEW ,  ADAR ETAI

    IPC: G06F13/28

    Abstract: Ein Verwalten eines Speichers mit niedrigstem Kohärenzpunkt (LPC) mithilfe eines Dienstschichtadapters, wobei der Adapter mit einem Prozessor und einem Beschleuniger auf einem Host-Datenverarbeitungssystem verbunden ist, wobei der Prozessor so konfiguriert ist, dass er eine symmetrische Mehrfachverarbeitung durchführt, wobei das Verwalten beinhaltet: Empfangen einer Speicherzugriffsanweisung vom Beschleuniger durch den Adapter; Abrufen einer realen Adresse für die Speicherzugriffsanweisung durch den Adapter; Festlegen mithilfe von Basisadressregistern, dass die reale Adresse den LPC-Speicher als Ziel hat, wobei die Basisadressregister Speicherzugriffsanforderungen zwischen dem LPC-Speicher und anderen Speicherorten auf dem Host-Datenverarbeitungssystem übertragen; sowie Senden der Speicherzugriffsanweisung und der realen Adresse an eine Mediensteuereinheit für den LPC-Speicher durch den Adapter, wobei die Mediensteuereinheit für den LPC-Speicher über eine Speicherschnittstelle mit dem Adapter verknüpft ist.

    Gleichzeitig ablaufende Fehlererkennung in einer ternären inhaltsadressierbaren Speicher- (TCAM-) Einheit
    43.
    发明专利
    Gleichzeitig ablaufende Fehlererkennung in einer ternären inhaltsadressierbaren Speicher- (TCAM-) Einheit 未知

    公开(公告)号：DE102016204792A1

    公开(公告)日：2016-09-29

    申请号：DE102016204792

    申请日：2016-03-23

    Applicant: IBM

    Inventor： ABALI BULENT ,  BLANER BARTHOLOMEW

    IPC: G06F11/10

    Abstract: Eine Vielzahl von Datenwörtern werden in einen TCAM geschrieben; jedes weist Binärzeichen und Don't-Care-Zeichen auf. Gleichzeitig wird für jedes der Wörter: eine erste Prüfsumme für die Binärzeichen berechnet; und Folgendes wird in einem entsprechenden Abschnitt eines RAM gespeichert: eine Kennung der Binärzeichen und die erste Prüfsumme. Der ternäre inhaltsadressierbare Speicher wird mit einem Eingabewort abgefragt. Beim Ergeben einer Übereinstimmung in der Abfrage beinhalten weitere Schritte das Abrufen entsprechender Werte der Kennung der Binärzeichen und der ersten Prüfsumme aus dem Direktzugriffsspeicher; das Berechnen einer zweiten Prüfsumme für das Eingabewort unter Verwendung der Kennung der Binärzeichen; und das Ermitteln in Echtzeit, dass die Übereinstimmung falsch positiv ist, wenn die zweite und die erste Prüfsumme nicht gleich sind.

    44.
    发明专利
    未知

    公开(公告)号：DE69131956D1

    公开(公告)日：2000-03-09

    申请号：DE69131956

    申请日：1991-04-03

    Applicant: IBM

    Inventor： VASSILIADIS STAMATIS ,  BLANER BARTHOLOMEW

    IPC: G06F9/30 ,  G06F9/318 ,  G06F9/38

    Abstract: A digital computer system is described capable of processing two or more computer instructions in parallel and having a cache storage unit for temporarily storing machine-level computer instructions in their journey from a higher-level storage unit of the computer system to the functional units which process the instructions. The computer system includes an instruction compounding unit located intermediate to the higher-level storage unit and the cache storage unit for analyzing the instructions and generating for to each instruction a compounding information which indicates whether or not that instruction may be processed in parallel with one or more neighboring instructions in the instruction stream. These tagged instructions are then stored in the cache unit with the compounding information. The computer system further includes a plurality of functional instruction processing units which operate in parallel with one another. The instructions supplied to these functional units are obtained from the cache storage unit. At instruction issue time, the compounding information for the instructions is examined and those instructions indicated for parallel processing are sent to different ones of the functional units in accordance with the codings of their operation code fields.

    COMPOUNDING PREPROCESSOR FOR CACHE
    46.
    发明专利
    COMPOUNDING PREPROCESSOR FOR CACHE 未知

    公开(公告)号：CA2040637C

    公开(公告)日：1998-02-10

    申请号：CA2040637

    申请日：1991-04-17

    Applicant: IBM

    Inventor： BLANER BARTHOLOMEW ,  VASSILIADIS STAMATIS

    IPC: G06F9/38

    Abstract: A digital computer system capable of processing two or more computer instructions in parallel and having a cache storage unit for temporarily storing machine-level computer instructions in their journey from a higher-level storage unit of the computer system to the functional units which process the instructions. The computer system includes an instruction compounding unit located intermediate to the higher-level storage unit and the cache storage unit for analyzing the instructions and generating for to each instruction a compounding information which indicates whether or not that instruction may be processed in parallel with one or more neighboring instructions in the instruction stream. These tagged instructions are then stored in the cache unit with the compounding information. The computer system further includes a plurality of functional instruction processing units which operate in parallel with one another. The instructions supplied to these functional units are obtained from the cache storage unit. At instruction issue time, the compounding information for the instructions is examined and those instructions indicated for parallel processing are sent to different ones of the functional units in accordance with the codings of their operation code fields.

    47.
    发明专利
    未知

    公开(公告)号：DE69123629D1

    公开(公告)日：1997-01-30

    申请号：DE69123629

    申请日：1991-03-20

    Applicant: IBM

    Inventor： BLANER BARTHOLOMEW ,  VASSILIADIS STAMATIS

    IPC: G06F9/318 ,  G06F9/38 ,  G06F15/80

    Abstract: Described is a scalable compound instruction set machine and method which provides for processing a set of instructions or program to be executed by a computer to determine statically which instructions may be combined into compound instructions which are executed in parallel by a scalar machine. Such processing looks for classes of instructions that can be executed in parallel without data-dependent or hardware-dependent interlocks. Without regard to their original sequence the individual instructions are combined with one or more other individual instructions to form a compound instruction which eliminates interlocks. Control information is appended to identify information relevant to the execution of the compound instructions. The result is a stream of scalar instructions compounded or grouped together before instruction decode time so that they are already flagged and identified for selective simultaneous parallel execution by execution units. The compounding does not change the object code results and existing programs realize performance improvements while maintaining compatibility with previously implemented systems for which the original set of instructions was provided.

    DIGITAL COMPUTER SYSTEM
    49.
    发明专利
    DIGITAL COMPUTER SYSTEM 未知

    公开(公告)号：CZ93491A3

    公开(公告)日：1995-07-12

    申请号：CS93491

    申请日：1991-04-04

    Applicant: IBM

    Inventor： BLANER BARTHOLOMEW ,  VASSILIADIS STAMATIS ,  EICHEMEYER RICHARD JAMES

    IPC: G06F15/00 ,  G06F9/00 ,  G06F9/38 ,  G06F13/38

    Abstract: A digital computer system is described capable of processing two or more computer instructions in parallel and having a main memory unit for storing information blocks including the computer instructions includes an instruction compounding unit for analyzing the instructions and adding to each instruction a tag field which indicates whether or not that instruction may be processed in parallel with another neighboring instruction. Tagged instructions are stored in the main memory. The computer system further includes a plurality of functional instruction processing units which operate in parallel with one another. The instructions supplied to the functional units are obtained from the memory by way of a cache storage unit. At instruction issue time, the tag fields of the instructions are examined and those tagged for parallel processing are sent to different ones of the functional units in accordance with the codings of their operation code fields.

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