公开(公告)号：EP2815321A4

公开(公告)日：2015-02-25

申请号：EP13749682

申请日：2013-01-08

Applicant: IBM

Inventor： DODSON JOHN STEVEN ,  STUECHELI JEFFREY ,  BRITTAIN MARK ANDREW ,  POWELL STEPHEN ,  RETTER ERIC EUGENE

IPC: G06F12/00 ,  G06F13/16 ,  G11C11/406

CPC classification number: G11C11/40607 ,  G06F13/1626 ,  G06F13/1689

公开(公告)号：DE112017001959T5

公开(公告)日：2018-12-20

申请号：DE112017001959

申请日：2017-04-05

Applicant: IBM

Inventor： WILLIAMS DEREK ,  GUTHRIE GUY ,  JACKSON JONATHAN ROBERT ,  STARKE WILLIAM ,  STUECHELI JEFFREY

IPC: G06F12/00

Abstract: Ein Mehrprozessor-Datenverarbeitungssystem enthält mehrere vertikale Cachespeicher-Hierarchien, die eine Mehrzahl von Prozessorkernen unterstützen, einen Systemspeicher und eine Systemverbindung. Als Reaktion auf eine Anforderung Laden und Reservieren von einem ersten Prozessorkern gibt ein erster Cachespeicher, der den ersten Prozessorkern unterstützt, auf der Systemverbindung eine Speicherzugriffsanforderung für eine Ziel-Cachespeicherzeile der Anforderung Laden und Reservieren aus. In Reaktion auf die Speicherzugriffsanforderung und vor dem Empfangen einer systemweiten Kohärenzantwort für die Speicherzugriffsanforderung empfängt der erste Cachespeicher von einem zweiten Cachespeicher in einer zweiten vertikalen Cachespeicher-Hierarchie durch Cache-zu-Cache-Intervention die Ziel-Cachespeicherzeile und eine frühe Angabe der systemweiten Kohärenzantwort für die Speicherzugriffsanforderung. Als Reaktion auf die frühe Angabe und vor dem Empfangen der systemweiten Kohärenzantwort initiiert der erste Cachespeicher ein Verarbeiten zum Aktualisieren der Ziel-Cachespeicherzeile in dem ersten Cachespeicher.

公开(公告)号：GB2502663A

公开(公告)日：2013-12-04

申请号：GB201303302

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: A deallocate request specifying a target address associated with a target cache line is sent from processor core to lower level cache; if the request hits, replacement order of lower level cache is updated such that the target is more likely to be evicted (e.g. making the target line least recently used [LRU]) in response to a subsequent cache miss. On a subsequent miss, the target line is cast out to the lower level cache with an indication that the line was deallocation request target (e.g. by setting a field in directory). The lower level cache may include load and store pipelines, with the deallocation request sent to the load pipeline. The deallocation may be executed at completion of dataset processing. Lower cache may include state machines servicing data requests, with retaining and updating performed without allocation of state machine/s to the request. A previous coherence state of the target may be retained. An interconnect fabric may connect processing units.

公开(公告)号：GB2502663B

公开(公告)日：2014-07-30

申请号：GB201303302

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: In response to executing a deallocate instruction, a deallocation request specifying a target address of a target cache line is sent from a processor core to a lower level cache. In response, a determination is made if the target address hits in the lower level cache. If so, the target cache line is retained in a data array of the lower level cache, and a replacement order field of the lower level cache is updated such that the target cache line is more likely to be evicted in response to a subsequent cache miss in a congruence class including the target cache line. In response to the subsequent cache miss, the target cache line is cast out to the lower level cache with an indication that the target cache line was a target of a previous deallocation request of the processor core.

公开(公告)号：GB2502662B

公开(公告)日：2014-07-30

申请号：GB201303300

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK EDWARD ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

公开(公告)号：DE112017005063T5

公开(公告)日：2019-07-04

申请号：DE112017005063

申请日：2017-11-27

Applicant: IBM

Inventor： ARIMILLI LAKSHMINARAYANA BABA ,  STARKE WILLIAM ,  STUECHELI JEFFREY ,  BENJAMINI YIFTACH ,  BLANER BARTHOLOMEW ,  ADAR ETAI

IPC: G06F13/28

Abstract: Ein Verwalten eines Speichers mit niedrigstem Kohärenzpunkt (LPC) mithilfe eines Dienstschichtadapters, wobei der Adapter mit einem Prozessor und einem Beschleuniger auf einem Host-Datenverarbeitungssystem verbunden ist, wobei der Prozessor so konfiguriert ist, dass er eine symmetrische Mehrfachverarbeitung durchführt, wobei das Verwalten beinhaltet: Empfangen einer Speicherzugriffsanweisung vom Beschleuniger durch den Adapter; Abrufen einer realen Adresse für die Speicherzugriffsanweisung durch den Adapter; Festlegen mithilfe von Basisadressregistern, dass die reale Adresse den LPC-Speicher als Ziel hat, wobei die Basisadressregister Speicherzugriffsanforderungen zwischen dem LPC-Speicher und anderen Speicherorten auf dem Host-Datenverarbeitungssystem übertragen; sowie Senden der Speicherzugriffsanweisung und der realen Adresse an eine Mediensteuereinheit für den LPC-Speicher durch den Adapter, wobei die Mediensteuereinheit für den LPC-Speicher über eine Speicherschnittstelle mit dem Adapter verknüpft ist.

公开(公告)号：GB2502662A

公开(公告)日：2013-12-04

申请号：GB201303300

申请日：2013-02-25

Applicant: IBM

Inventor： GHAI SANJEEV ,  STARKE WILLIAM ,  GUTHRIE GUY LYNN ,  STUECHELI JEFFREY ,  WILLIAMS DEREK EDWARD ,  WILLIAMS PHILIP

IPC: G06F12/12 ,  G06F12/08

Abstract: A deallocate request specifying a target address associated with a target cache line is sent from processor core to lower level cache; if the request hits the replacement order of the lower level cache is updated such that the target is more likely to be evicted (e.g. making the target line least recently used [LRU]) in response to a subsequent cache miss. The replacement order may not be updated with further accesses to target cache line prior to eviction. The lower cache may include load and store pipelines, with deallocation requests sent to the load pipeline. The deallocate instruction may be executed at completion dataset processing, and may be sent to lower level cache regardless of hitting in the upper cache. Lower cache may include state machines servicing data requests, with retaining and updating performed without allocation of state machine/s to the request. A compiler may insert the deallocation instruction into program code executed by the processor core, in response to the detection of an end of dataset processing. An interconnect fabric may couple the processing units.