公开(公告)号：WO01020615A1

公开(公告)日：2001-03-22

申请号：PCT/US2000/025010

申请日：2000-09-13

IPC: G06F11/10 ,  G11C7/10 ,  G11C29/00

CPC classification number: G06F11/1028 ,  G06F11/1044 ,  G11C7/1072

Abstract: The present invention provides a high data bandwidth memory system capable of operating in nonchipkill (101) and chipkill (110) modes. In chipkill mode (110), cycle multiplexing, bit multiplexing, and time and space multiplexing are used to read/write data and syndrome across a group of memory devices (112). Current command packet formats are adapted to communicate with the group of memory devices in chipkill mode (110).

Abstract translation: 本发明提供一种能够在非芯片（101）和芯片（110）模式下操作的高数据带宽存储器系统。 在芯片模式（110）中，循环多路复用，位复用和时间和空间复用用于跨一组存储器件（112）读/写数据和校正子。 当前命令分组格式适合于以芯片功能模式（110）与该组存储设备进行通信。

公开(公告)号：WO00038064A1

公开(公告)日：2000-06-29

申请号：PCT/US1999/030170

申请日：1999-12-22

IPC: G06F11/10

CPC classification number: G06F11/1028 ,  G06F11/1036

Abstract: A method and apparatus for detecting errors in data output from memory and a device failure in the memory. In the invention, a check code is generated based on data to be input to the memory. The check code is valid when equal to zero. The check code is inverted and input along with the data as a codeword to the memory in response to a write command. The codeword is output from the memory in response to a read command. The codeword output from memory indicates whether a device in memory has failed. The inverted check code included in the codeword output from memory is re-inverted. Information indicating whether the data included in the codeword output from memory includes an error is generated based on the data and the codeword including the check code.

Abstract translation: 一种用于检测来自存储器的数据输出信号中的错误以及存储器设备故障的方法和设备。 在本发明中，在数据库上产生验证码以引入存储器。 验证码在等于零​​时有效。 响应于写入命令，验证码被反转并且将数据作为码字输入到存储器中。 响应于读取命令，从存储器提取编码的字。 从存储器提取的码字指示存储器设备是否发生故障。 包含在从存储器提取的码字中的反相验证码再次反转。 基于包含验证码的数据和码字产生指示包括在从存储器提取的码字中包括的数据是否包括错误的信息。

公开(公告)号：JPWO2014068789A1

公开(公告)日：2016-09-08

申请号：JP2014544200

申请日：2012-11-05

Applicant: 三菱電機株式会社

Inventor： 浩士 跡部 ,  浩士 跡部

IPC: G06F12/08 ,  G06F12/00 ,  G06F12/04 ,  G06F12/16

CPC classification number: G06F11/1028 ,  G06F11/1016 ,  G06F11/1048 ,  G06F12/0802 ,  Y02B60/1225 ,  Y02D10/13

Abstract: 内部バッファA109は、メモリ105からのデータをキャッシュする。メモリアドレス変換部106は、リクエスト要求元101からリードリクエストを入力する。ヒット判定部113は、リードリクエストで要求されているペイロードデータと、対応するECCとが格納されている2つ以上のアドレスである読み出し候補アドレスのいずれかのアドレスのデータが、内部バッファA109にキャッシュ済み又はキャッシュ予定であるかを判定する。コマンド発行間隔制御部114は、いずれかのアドレスのデータが内部バッファA109にキャッシュ済み又はキャッシュ予定である場合に、読み出し候補アドレスのうち内部バッファA109にデータがキャッシュ済み又はキャッシュ予定のアドレス以外のアドレスからのデータリードを指示する部分リードコマンドを、所定の遅延時間が経過した後にメモリ105に出力する。

Abstract translation: 内部缓冲器A109从存储器105高速缓存中的数据。 存储器地址变换单元106输入来自请求者101的读请求。 命中判断部113，由读取请求所请求的有效载荷数据，任何地址对应的读取候选地址的数据，这是两个或更多个地址和ECC被存储在内部缓冲器A109的高速缓存 已经或确定是否缓存时间表。 指令发行间隔控制部114，如果在任何地址的数据被高速缓存或高速缓存将在内部缓冲器A109，在内部缓冲器A109中的地址数据是比读候选地址的高速缓存或高速缓存时间表的地址等 在预定的延迟时间之后从指令读出的数据，并输出到存储器105的部分的读命令已经过去。

公开(公告)号：JP2015053096A

公开(公告)日：2015-03-19

申请号：JP2013186214

申请日：2013-09-09

Applicant: マイクロン テクノロジー, インク. ,  Micron Technology Inc ,  マイクロン テクノロジー, インク.

Inventor： KAJITANI KAZUHIKO

IPC: G11C29/42 ,  G11C11/15 ,  G11C13/00

CPC classification number: G11C13/0069 ,  G06F11/1028 ,  G06F11/1044 ,  G06F11/1048 ,  G06F11/1068 ,  G06F11/1076 ,  G11C11/1673 ,  G11C11/1675 ,  G11C11/1677 ,  G11C13/0028 ,  G11C13/004 ,  G11C29/52 ,  G11C2013/0054

Abstract: 【課題】リファレンス用セルの情報に誤りがあり訂正能力を超える誤りが生じた場合であっても、以降の読み出しにおいて誤りを生じる可能性を低減させる。【解決手段】複数の第1及び第2メモリセル、及び1又は複数の第3メモリセルを含むメモリセルアレイと、選択された複数の第1及び第2メモリセルが保持する複数のデータの値を選択された第3メモリセルが保持するリファレンスデータに対応したリファレンス電位を参照して判定する判定回路と、判定された複数の第1及び第2メモリセルのデータの値を誤り訂正符号として、判定された複数の第1及び/又は第2メモリセルのデータの値に誤りがあるか否かを検出する誤り検出訂正回路とを備える。誤り検出訂正回路は判定された上記データの値に誤り訂正能力以上の誤りがあることを検出した時に、選択された第3メモリセルに対してリファレンスデータを書き込む制御を行う。【選択図】図1

Abstract translation: 要解决的问题：即使当由于信元的信息的误差而出现超过校正能力的误差时，也可以降低随后读取中产生误差的可能性。解决方案：半导体器件包括：存储单元阵列，其包括 多个第一和第二存储器单元，以及一个或多个第三存储器单元; 确定电路，通过参考与由所选择的第三存储单元保持的参考数据相对应的参考电位来确定由所选择的多个第一和第二存储器单元保持的多个数据值; 以及错误检测和校正电路，通过使用确定的多个第一和第二存储单元数据值作为纠错码来检测所确定的多个第一和/或第二存储单元数据值中是否存在错误。 当检测到在所确定的数据值中存在超过纠错能力的错误时，错误检测和校正电路执行将参考数据写入所选择的第三存储器单元的控制。

公开(公告)号：JP2005202957A

公开(公告)日：2005-07-28

申请号：JP2005003560

申请日：2005-01-11

Applicant: Hewlett-Packard Development Co Lp ,  ヒューレット−パッカード デベロップメント カンパニー エル.ピー.

Inventor： THEODORE CARTER BRIGGS ,  JAY TSAO ,  BRUEGGEN CHRIS MICHAEL

IPC: G06F11/08 ,  G06F11/00 ,  G06F12/16

CPC classification number: G06F11/1028

Abstract: PROBLEM TO BE SOLVED: To allow data partitioning for error correction.
SOLUTION: In a method of writing to a plurality of memory devices of a memory system, a code word to be stored in the memory system is received and partitioned into a plurality of nibbles having bit widths corresponding to widths of the plurality of memory devices. The partitioned code word is stored into the plurality of memory devices by storing a plurality of successive nibbles of a data block into the plurality of memory devices. In a method of reading from the memory devices, data chunks are read from the plurality of memory devices, and the nibbles from the plurality of chunks are combined to generate a code word while the nibbles from each of the plurality of memory devices are adjacent in the code word.
COPYRIGHT: (C)2005,JPO&NCIPI

Abstract translation: 要解决的问题：允许数据分区进行纠错。 解决方案：在写入存储器系统的多个存储器件的方法中，要存储在存储器系统中的代码字被接收并分割成具有对应于多个存储器的宽度的位宽的多个半字节 存储设备。 通过将数据块的多个连续的半字节存储到多个存储器件中，分割的代码字被存储到多个存储器件中。 在从存储器件读取的方法中，从多个存储器件读取数据块，并且组合来自多个块的半字节以产生代码字，而来自多个存储器件中的每一个的半字节相邻 代码字。 版权所有（C）2005，JPO＆NCIPI

公开(公告)号：JPS59500040A

公开(公告)日：1984-01-05

申请号：JP50065483

申请日：1982-12-15

IPC: G06F11/08 ,  G06F11/10 ,  G06F12/16 ,  G06F21/10 ,  G11C29/00 ,  G11C29/42 ,  H04N20060101 ,  H04N7/16 ,  H04N7/167 ,  H04N7/171 ,  H04N21/2347

CPC classification number: G06F11/1028 ,  H04N7/1713

Abstract: In order to provide higher efficiency of security in sync suppression scrambling of subscription TV signals, the signals are encoded with a timing pulse having a selected time delay relationship with the suppressed horizontal sync intervals of the TV signals. The timing can be implemented digitally by selecting a plurality (e.g., 12) of different timings. The timing can also be dynamically varied. The TV signals are descrambled by restoring the sync pulses at only those receiving stations authorized to receive the premium subscription programming which have circuits for generating restoring pulses with the selected time relationship upon reception of the timing signals. Accordingly, the use of unauthorized descramblers, which are insensitive to the timing signals or do not provide the restoring pulses in proper time relationship, is discouraged.

公开(公告)号：WO2014068789A1

公开(公告)日：2014-05-08

申请号：PCT/JP2012/078628

申请日：2012-11-05

Applicant: 三菱電機株式会社 ,  跡部 浩士

Inventor： 跡部　浩士

IPC: G06F12/04 ,  G06F12/00 ,  G06F12/16

CPC classification number: G06F11/1028 ,  G06F11/1016 ,  G06F11/1048 ,  G06F12/0802 ,  Y02D10/13

Abstract: 　内部バッファＡ１０９は、メモリ１０５からのデータをキャッシュする。メモリアドレス変換部１０６は、リクエスト要求元１０１からリードリクエストを入力する。ヒット判定部１１３は、リードリクエストで要求されているペイロードデータと、対応するＥＣＣとが格納されている２つ以上のアドレスである読み出し候補アドレスのいずれかのアドレスのデータが、内部バッファＡ１０９にキャッシュ済み又はキャッシュ予定であるかを判定する。コマンド発行間隔制御部１１４は、いずれかのアドレスのデータが内部バッファＡ１０９にキャッシュ済み又はキャッシュ予定である場合に、読み出し候補アドレスのうち内部バッファＡ１０９にデータがキャッシュ済み又はキャッシュ予定のアドレス以外のアドレスからのデータリードを指示する部分リードコマンドを、所定の遅延時間が経過した後にメモリ１０５に出力する。

Abstract translation: 内部缓冲器A（109）从存储器（105）缓存数据。 存储器地址转换单元（106）从请求源（101）输入读取请求。 命中评估单元（113）评估读出的候选地址中的哪个地址的数据是哪个地址，其中存储读请求中请求的有效载荷数据和对应的ECC的两个或多个地址已被缓存或被调度为缓存在 内部缓冲器A（109）。 一种命令发布间隔控制单元，如果任一地址的数据已被缓存或被调度为缓存在内部缓冲器A中（109），则在经过预定的延迟时间之后将其输出到存储器（105） 指示从数据已被缓存或被调度缓存在地址中的地址以外的地址读取数据的部分命令，读出候选地址中的内部缓冲器A（109）。

公开(公告)号：WO0073906A9

公开(公告)日：2002-07-04

申请号：PCT/US0014852

申请日：2000-05-30

Applicant: SUN MICROSYSTEMS INC

Inventor： CYPHER ROBERT

IPC: G06F11/10 ,  G06F12/16 ,  G11B20/18 ,  H03M13/15 ,  G06F11/00

CPC classification number: G06F11/1028

Abstract: A mechanism for decoding linear shifted codes employs two shift registers. The shift registers are independently controlled by an associated control unit. Initially, the received parity bits are stored in a first shift register and the global syndrome bits are stored in a second shift register. The contents of the shift registers are shifted and combined until all L bits of the syndrome code identifying a failed component have been recorded (where L is the smallest integer such that 2∨ L> =, where M is the number of components used).

Abstract translation: 用于解码线性移位码的机制采用两个移位寄存器。 移位寄存器由相关的控制单元独立控制。 最初，接收的奇偶校验位存储在第一移位寄存器中，并且全局校正位存储在第二移位寄存器中。 移位寄存器的内容被移位并组合，直到记录了识别故障组件的校验码代码的所有L位（其中L是使用2∨L> =的最小整数，其中M是使用的组件数）。

公开(公告)号：WO0038064A9

公开(公告)日：2000-12-07

申请号：PCT/US9930170

申请日：1999-12-22

Applicant: INTEL CORP

Inventor： HOLMAN THOMAS J ,  MACWILLIAMS PETER D

IPC: G06F11/10

CPC classification number: G06F11/1028 ,  G06F11/1036

Abstract: A method and apparatus for detecting errors in data output from memory and a device failure in the memory. In the invention, a check code is generated based on data to be input to the memory. The check code is valid when equal to zero. The check code is inverted and input along with the data as a codeword to the memory in response to a write command. The codeword is output from the memory in response to a read command. The codeword output from memory indicates whether a device in memory has failed. The inverted check code included in the codeword output from memory is re-inverted. Information indicating whether the data included in the codeword output from memory includes an error is generated based on the data and the codeword including the check code.

Abstract translation: 一种用于检测从存储器输出的数据中的错误和存储器中的设备故障的方法和装置。 在本发明中，基于要输入到存储器的数据生成校验码。 检查码在等于零​​时有效。 响应于写命令，校验码被反转并作为代码字与数据一起输入存储器。 响应于读取命令，从存储器输出码字。 从存储器输出的码字指示存储器中的设备是否失败。 包括在从存储器输出的码字中的反转检查码被重新反转。 指示基于包括校验码的数据和码字来生成包括在从存储器输出的码字中包括的数据是否包含错误的信息。

公开(公告)号：WO00041182A1

公开(公告)日：2000-07-13

申请号：PCT/US1999/028177

申请日：1999-11-30

IPC: G06F11/10 ,  G11C29/00

CPC classification number: G06F11/1044 ,  G06F11/1028

Abstract: The memory array of a server device organizes conventional desktop memory so as to be able to perform error correction. Each one of several Rambus Direct Random Access Memory ("RDRAM ") devices (101-1 to 101-4) transfers one group of bits of a data word across a corresponding channel (203-1 to 203-4). An additional RDRAM device (101-5) transfers data used for performing error correction, including chip kill, for the data stored in the RDRAM devices.

Abstract translation: 服务器设备的存储器阵列组织传统的桌面存储器，以便能够进行纠错。 几个Rambus直接随机存取存储器（“RDRAM TM”）设备（101-1至101-4）中的每一个传输跨相应通道（203-1至203-4）的一组数据字。 另外的RDRAM TM设备（101-5）传送用于对存储在RDRAM TM设备中的数据执行纠错的数据，包括芯片停止。