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    调节数据存储单元的数字延迟功能
    41.
    发明公开
    调节数据存储单元的数字延迟功能 失效

    公开(公告)号：CN101443852A

    公开(公告)日：2009-05-27

    申请号：CN200680054615.6

    申请日：2006-03-17

    Applicant: 艾利森电话股份有限公司

    Inventor： K·鲁特曼

    IPC: G11C29/02 ,  G11C8/06 ,  G11C7/10

    CPC classification number: G11C7/1036 ,  G11C7/22 ,  G11C7/222 ,  G11C8/06 ,  G11C29/003 ,  G11C29/02

    Abstract: 一种用于调节数据存储单元的数字延迟功能的设备，包括所述数据存储单元(102)、弹性存储寄存器ESR(104)以及适于控制读和写操作的读时钟和写时钟、与所述写时钟关联的写计数器和与所述读时钟关联的读计数器。所述存储器(102)与所述ESR(104)串联工作。所述存储器(102)传送来自两个逻辑相邻的元件的两个数据元素。所述ESR(104)在写时钟的每个周期写入来自所述存储器(102)的所述两个数据元素，其中如果写计数器在写时钟的周期增加1，那么存储器(102)中的输出位置不发生变化，并且如果写计数器在写时钟的一个周期增加2，那么存储器(102)中的输出位置向后移动一个数据元素并且如果写计数器在写时钟的一个周期不发生变化，那么存储器(102)中的输出位置向前移动一个数据元素。

    动态列块选择
    42.
    发明授权
    动态列块选择 失效 转让

    公开(公告)号：CN100476986C

    公开(公告)日：2009-04-08

    申请号：CN02818167.0

    申请日：2002-09-17

    Applicant: 圣地斯克公司

    Inventor： 瑟尼·若尔·安德里安

    IPC: G11C7/10

    CPC classification number: G11C7/1048 ,  G11C7/1036 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087

    Abstract: 用于存储单元的一个阵列的各列的选择电路，用来保持该存储单元的读出或写入数据。该存储单元可以是多状态存储单元。有一个移位寄存器链，其具有用于该阵列的各列的一个级。一选通脉冲被移位而通过该移位寄存器。伴随着每一时钟，该选通脉冲依次指向并启动一个不同的选择电路。然后由该选通脉冲启动了的该特定的选择电路将执行某一功能。在读出模式中，为从该集成电路中读取，所选的选择电路将发送所储存的信息到输出缓冲器。而当在编程模式中，所选的选择电路将从一输入缓冲器接收数据。该数据将被写入一个存储单元。

    动态列块选择
    44.
    发明公开
    动态列块选择 失效 转让

    公开(公告)号：CN1568522A

    公开(公告)日：2005-01-19

    申请号：CN02818167.0

    申请日：2002-09-17

    Applicant: 圣地斯克公司

    Inventor： 瑟尼·若尔·安德里安

    IPC: G11C7/10

    CPC classification number: G11C7/1048 ,  G11C7/1036 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1078 ,  G11C7/1087

    Abstract: 用于存储单元的一个阵列的各列的选择电路，用来保持该存储单元的读出或写入数据。该存储单元可以是多状态存储单元。有一个移位寄存器链，其具有用于该阵列的各列的一个级。一选通脉冲被移位而通过该移位寄存器。伴随着每一时钟，该选通脉冲依次指向并启动一个不同的选择电路。然后由该选通脉冲启动了的该特定的选择电路将执行某一功能。在读出模式中，为从该集成电路中读取，所选的选择电路将发送所储存的信息到输出缓冲器。而当在编程模式中，所选的选择电路将从一输入缓冲器接收数据。该数据将被写入一个存储单元。

    MULTIPLE REGISTER MEMORY ACCESS INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS
    47.
    发明申请
    MULTIPLE REGISTER MEMORY ACCESS INSTRUCTIONS, PROCESSORS, METHODS, AND SYSTEMS 审中-公开
    多个寄存器存储器访问指令，处理器，方法和系统

    公开(公告)号：WO2014210363A1

    公开(公告)日：2014-12-31

    申请号：PCT/US2014/044416

    申请日：2014-06-26

    Applicant: INTEL CORPORATION

    Inventor： HINTON, Glenn ,  TOLL, Bret ,  SINGHAL, Ronak

    IPC: G06F9/06 ,  G06F12/08

    CPC classification number: G11C7/1036 ,  G06F9/30043 ,  G06F9/30109 ,  G06F9/30163

    Abstract: A processor includes N-bit registers and a decode unit to receive a multiple register memory access instruction. The multiple register memory access instruction is to indicate a memory location and a register. The processor includes a memory access unit coupled with the decode unit and with the N-bit registers. The memory access unit is to perform a multiple register memory access operation in response to the multiple register memory access instruction. The operation is to involve N-bit data, in each of the N-bit registers comprising the indicated register. The operation is also to involve different corresponding N-bit portions of an MxN-bit line of memory corresponding to the indicated memory location. A total number of bits of the N-bit data in the N-bit registers to be involved in the multiple register memory access operation is to amount to at least half of the MxN-bits of the line of memory.

    Abstract translation: 处理器包括N位寄存器和用于接收多寄存器存储器访问指令的解码单元。 多寄存器存储器访问指令是指示存储器位置和寄存器。 处理器包括与解码单元和N位寄存器耦合的存储器存取单元。 存储器访问单元响应于多个寄存器存储器访问指令执行多个寄存器存储器存取操作。 该操作涉及在包括指定的寄存器的每个N位寄存器中涉及N位数据。 该操作还涉及与所指示的存储器位置相对应的MxN位的存储器行的不同相应的N位部分。 要在多个寄存器存储器访问操作中涉及的N位寄存器中的N位数据的总位数至少等于存储器行的MxN位的至少一半。

    ELECTRONIC DEVICE AND METHOD FOR STATE RETENTION
    48.
    发明申请
    ELECTRONIC DEVICE AND METHOD FOR STATE RETENTION 审中-公开
    用于状态保持的电子设备和方法

    公开(公告)号：WO2014108740A1

    公开(公告)日：2014-07-17

    申请号：PCT/IB2013/050178

    申请日：2013-01-09

    Applicant: FREESCALE SEMICONDUCTOR, INC. ,  PRIEL, Michael ,  FLESHEL, Leonid ,  KUZMIN, Dan

    Inventor： PRIEL, Michael ,  FLESHEL, Leonid ,  KUZMIN, Dan

    IPC: G06F13/14 ,  G06F13/38

    CPC classification number: G01R31/3177 ,  G01R31/318533 ,  G01R31/318536 ,  G01R31/318555 ,  G01R31/318558 ,  G01R31/318575 ,  G06F1/3243 ,  G06F1/3275 ,  G06F3/0625 ,  G06F3/064 ,  G06F3/0653 ,  G06F9/3869 ,  G06F11/1402 ,  G06F13/14 ,  G06F13/38 ,  G11C7/1036 ,  G11C19/28

    Abstract: An electronic device (10) comprising a set of two or more scan chains (C0, C1) and a memory unit (MEM) is described. Each of the scan chains (C0, C1) has an input end and an output end, which are opposite ends of the respective scan chain, and each of the scan chains (C0, C1, C2) comprises a sequence of stateful elements (F3, F2, F1, F0) connected in series between the input end and the output end, and each of the scan chains (C0, C1) is arranged to hold a string (ABCDEFGH; IJKLMN) having a length identical to the length of the respective scan chain (C0; C1), namely identical to the number of stateful elements of the chain. The strings of the scan chains (C0, C1 ) are shifted in parallel from the scan chains (C0, C1) into the memory unit (MEM) via the respective output ends in a store operation (S1— S8) and back from the memory unit (MEM) into the respective scan chains (C0, C1) via the respective input ends in a restore operation (S9—S16). The store operation and the restore operation each comprise at least NO elementary downstream shift operations. The set of scan chains (C0, C1) includes a short chain (C1) and a detour chain (C0; C1), wherein the short chain (C1) has a length N1 shorter than NO, and the electronic device (10) comprises a buffer chain (B1) with a length of K = N0 - N1, which has an input end and an output end, which are opposite ends of the buffer chain (B1), with the output end of the short chain (C0) connected or connectable to the input end of the buffer chain (B1 ) and the output end of the buffer chain (B1) connected or connectable to the memory unit (MEM). The buffer chain (B1) is provided at least partly by the detour chain (C0; C1). A method of operating the electronic device (10) is also proposed.

    Abstract translation: 描述了包括一组两个或更多个扫描链（C0，C1）和存储单元（MEM）的电子设备（10）。 每个扫描链（C0，C1）具有作为相应扫描链的相对端的输入端和输出端，并且每个扫描链（C0，C1，C2）包括一系列有状态元件（F3 ，F2，F1，F0），并且每个扫描链（C0，C1）被布置成保持具有与所述输入端和输出端的长度相同的长度的串（ABCDEFGH; IJKLMN） 相应的扫描链（C0; C1），即与链的有状态元素的数量相同。 扫描链（C0，C1）的串在存储操作（S1- S8）中经由相应的输出端从扫描链（C0，C1）并行移位到存储单元（MEM）中并从存储器返回 单元（MEM）在恢复操作中通过相应的输入端进入相应的扫描链（C0，C1）（S9-S16）。 存储操作和恢复操作每个至少包括没有基本的下游移位操作。 扫描链（C0，C1）组包括短链（C1）和绕行链（C0; C1），其中短链（C1）具有比NO短的长度N1，电子装置（10）包括 具有长度为K = N0-N1的缓冲链（B1），其具有作为缓冲链（B1）的相对端的输入端和输出端，短链（C0）的输出端连接 或可连接到缓冲链（B1）的输入端和连接或连接到存储器单元（MEM）的缓冲链（B1）的输出端。 缓冲链（B1）至少部分地由迂回链（C0; C1）提供。 还提出了一种操作电子设备（10）的方法。

    A HIGH DENSITY BUFFER MEMORY ARCHITECTURE AND METHOD
    49.
    发明申请
    A HIGH DENSITY BUFFER MEMORY ARCHITECTURE AND METHOD 审中-公开
    高密度缓冲存储器架构和方法

    公开(公告)号：WO1993021575A1

    公开(公告)日：1993-10-28

    申请号：PCT/JP1993000464

    申请日：1993-04-12

    Applicant: SEIKO EPSON CORPORATION

    Inventor： SEIKO EPSON CORPORATION ,  LIN, Chong, Ming ,  WERNER, Raymond, J.

    IPC: G06F05/06

    CPC classification number: G06F5/16 ,  G06F3/0626 ,  G06F3/0656 ,  G06F3/0679 ,  G06F5/06 ,  G06F2003/0691 ,  G11C7/1036 ,  G11C19/28

    Abstract: A buffer memory architecture, method, and chip floor plan allows for significant reduction in the physical area required for a buffer memory of any given size in a microelectronic device. Buffer applications wherein random access to the buffered data is not required use a CMOS dynamic serial memory with p-channel devices supplied with a voltage less positive than the voltage supplied to their respective n-wells. In a particular embodiment, three memory stages are used in a cascaded fashion. The first and third memory stages store data on a parallel basis, while the second memory stage stores data on a serial basis. The second memory stage can be fabricated using much less chip area per bit than the first and third memory stages. Significant area reduction is achieved because the second memory stage eliminates addressing overhead associated with conventional high-density memory schemes, and low voltage power supplies permit relaxation of latch-up prevention layout rules.

    Abstract translation: 缓冲存储器架构，方法和芯片平面图允许显微减少微电子器件中任何给定尺寸的缓冲存储器所需的物理区域。 不需要对缓冲数据进行随机访问的缓冲应用程序使用具有提供的电压小于提供给其相应n阱的电压的正电压的p沟道器件的CMOS动态串行存储器。 在特定实施例中，以级联方式使用三个存储器级。 第一和第三存储器级以并行方式存储数据，而第二存储器级以串行方式存储数据。 可以使用比第一和第三存储器级更少的每位芯片面积制造第二存储器级。 实现了显着的面积减小，因为第二存储器级消除了与常规高密度存储器方案相关联的寻址开销，并且低压电源允许松开防闩锁布局规则。

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