中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

302 records (took 0.026 seconds)

    반도체 메모리장치의 박막트랜지스터 및 그 제조방법
    52.
    发明授权
    반도체 메모리장치의 박막트랜지스터 및 그 제조방법 失效
    TFT及其用于存储器件的制造方法

    公开(公告)号：KR1019950001159B1

    公开(公告)日：1995-02-11

    申请号：KR1019920006678

    申请日：1992-04-21

    Applicant: 삼성전자주식회사

    Inventor： 김장래 ,  김한수

    IPC: H01L29/772

    CPC classification number: H01L29/6675 ,  H01L27/1108 ,  H01L29/78642

    Abstract: The method includes the steps of forming a 1st conducting layer (2) pattern doped as a 1st conductive impurities on the 1st insulating film (1), forming a 2nd insulating film (3) on the pattern (2) to form a contact hole into the film (3), forming a semiconducting layer (5) pattern on the exposed layer (2), the side wall of the contact hole and the partial film (3) to form a thin gate insulating film (6) on the layer (5), forming a 2nd conducting layer (7) on the film (6) with overlapping the contact hole with the layer (7), and doping first conductive impurities on the layer (7) to form a 2nd conducting layer pattern, thereby forming a thin film transistor in three dimensional structure.

    Abstract translation: 该方法包括以下步骤：在第一绝缘膜（1）上形成作为第一导电杂质掺杂的第一导电层（2）图案，在图案（2）上形成第二绝缘膜（3）以形成接触孔 所述膜（3）在所述暴露层（2）上形成半导体层（5）图案，所述接触孔的侧壁和所述部分膜（3）在所述层上形成薄栅绝缘膜（6） 在所述膜（6）上形成与所述层（7）重叠所述接触孔的第二导电层（7），并且在所述层（7）上掺杂第一导电杂质以形成第二导电层图案，由此形成 三维结构的薄膜晶体管。

    반도체메모리장치
    53.
    发明公开
    반도체메모리장치 失效

    公开(公告)号：KR1019940016785A

    公开(公告)日：1994-07-25

    申请号：KR1019920023431

    申请日：1992-12-05

    Applicant: 삼성전자주식회사

    Inventor： 김한수

    IPC: H01L27/11

    Abstract: 본 발명은 고집적 반도체메모리장치에 관한 것으로, 제1메모리셀, 상기 제1메모리셀과 상측 또는 하측으로 대칭되게 형성되는 제2메모리셀을 하나이 블럭으로 했을때, 상기 블럭들이 반도체기판 전면에 걸쳐 매트릭스 모양으로 형성되어 셀어레이를 형성하는 반도체메모리장치에 있어서, 한 셀에서 종방향으로 두개로 분리되어 바(Bar)형태로 존재하며 하나는 상측으로 이웃하는 메모리셀과 대칭으로 연결되고 다른 하나는 하측으로 대칭되는 메모리셀과 대칭으로 연결되는 활성영역; 각 메모리셀내의 상, 하측에 각각 배치되며 제1 및 제2전송트랜지스터 게이트와 연결되고, 횡방향으로 이웃하는 메모리셀들로 그 모양이 그대로 전사되어 이웃하는 메모리셀들과 연결되는 워드라인; 상기 워드라인에 대해 셀내측에 위치하며 상기 워드라인과는 평행하게 배치되고 상기 한 셀내의 두개의 활성영역에 대해 각각 제1 및 제2구동트랜지스터를 형성하는 두개의 구동트랜지스터 게이트; 메모리셀 전면에 걸쳐 배치되며 메모리셀의 접지선을 이루는 제1일정 전원선; 상기 워드라인과 같은 노선을 달리며 메모리셀 상, 하에 배치되고 횡방향으로 이웃하는 메모리셀로 그 모양이 그대로 전사되어 셀어레이의 임의의 부분에서 연결되는 제2일정전원선; 상기 제2일정전원선 내측에 존재하며 메모리셀의 부하소자를 이루는 제1 및 제2PMOS부하소자; 및 메모리셀의 좌, 우에 배치되고 종방향으로 이웃하는 메모리셀과 대칭으로 연결되는 제1 및 제2비트라인을 포함하는 것을 특징으로 하는 반도체메모리장치를 제공한다.
    본 발명에 의하면, 메모리셀의 노이즈마진을 증가시킬 수 있으며 낮은 전압에서도 안정되게 동작할 수 있는 반도체메모리장치를 구현할 수 있다.

    수직형 반도체 소자 및 그 제조 방법
    58.
    发明授权
    수직형 반도체 소자 및 그 제조 방법 有权

    公开(公告)号：KR101731060B1

    公开(公告)日：2017-04-28

    申请号：KR1020100093165

    申请日：2010-09-27

    Applicant: 삼성전자주식회사

    Inventor： 심재주 ,  김한수 ,  조원석 ,  장재훈 ,  박상용

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L29/7831 ,  H01L27/11582 ,  H01L29/7926

    Abstract: 수직형반도체소자및 그제조방법에서, 수직형반도체소자는기판상부면과접촉하면서상기기판상부면위로돌출되는반도체패턴을포함한다. 상기반도체패턴양 측벽에서서로이격되면서복층으로적층되는게이트구조물들을포함한다. 상기기판상에상기복층으로적층되는게이트구조물들의이격된부위를채우고, 상기반도체패턴보다낮은상부면을갖는층간절연막들을포함한다. 상기기판표면과접촉하면서상기층간절연막들위로돌출되는공통소오스라인을포함한다. 상기층간절연막위로돌출되는반도체패턴및 공통소오스라인의양 측벽에식각저지막패턴이구비된다. 상기층간절연막위로상부층간절연막이구비되고, 상기상부층간절연막을관통하여콘택플러그가구비된다.

    반도체 소자 및 그 제조 방법
    60.
    发明授权
    반도체 소자 및 그 제조 방법 有权
    半导体装置及其制造方法

    公开(公告)号：KR101660483B1

    公开(公告)日：2016-09-28

    申请号：KR1020100048795

    申请日：2010-05-25

    Applicant: 삼성전자주식회사

    Inventor： 황성민 ,  김경훈 ,  김한수 ,  손병근 ,  심재주 ,  장재훈 ,  조원석 ,  조후성

    IPC: H01L27/10 ,  H01L21/70 ,  H01L27/115 ,  H01L21/8247

    Abstract: 반도체소자및 그제조방법이제공된다. 반도체소자는제1 도전형의도펀트로도핑된기판상에서로이격되어적층된게이트전극들을포함하는복수의적층구조체들 ,및한 쌍의적층구조체사이의기판내에서제1 방향으로연장하고, 제1 도전형의도펀트로도핑된픽업영역(pick-up region)을포함한다.

    Abstract translation: 提供了一种半导体器件及其制造方法。 在所述第一多个层叠结构的之间的衬底中seoje第一方向延伸的半导体元件，并且通过在掺杂衬底与导电型包括一个层叠的栅极电极的掺杂剂，并且所述一对多层结构的，第一导电分隔开 并且掺杂有这种掺杂剂的拾取区域。

Patent Agency Ranking