中科微点-全球专利检索

  1. Login
  2. Sign Up

Search Results

14 records (took 0.021 seconds)

    KR20210027771A - Vertical memory devices and methods of manufacturing the same
    3.
    发明专利
    KR20210027771A - Vertical memory devices and methods of manufacturing the same 审中-公开

    公开(公告)号：KR20210027771A

    公开(公告)日：2021-03-11

    申请号：KR1020190108612A

    申请日：2019-09-03

    Applicant: 삼성전자주식회사

    Inventor： 손영환 ,  임주영 ,  심선일 ,  이수형 ,  정상훈

    IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/11575 ,  H01L29/66 ,  H01L29/792

    CPC classification number: H01L27/11582 ,  H01L27/1157 ,  H01L29/40117 ,  H01L29/66833 ,  H01L29/792 ,  H01L27/11565 ,  H01L27/11575

    Abstract: 수직형 메모리 장치는 기판 상에 형성되어 상기 기판 상면에 수직한 제1 방향으로 연장된 채널, 상기 채널의 외측벽에 형성되어 상기 기판 상면에 평행한 수평 방향을 따라 순차적으로 적층된 터널 절연막, 전하 트래핑 패턴 및 제1 블로킹 패턴을 포함하는 전하 저장 구조물, 상기 기판 상에 상기 제1 방향으로 서로 이격되고 각각이 상기 전하 저장 구조물을 둘러싸는 게이트 전극들, 및 상기 게이트 전극들 사이에 형성되어 내부에 에어 갭을 포함하는 제1 절연 패턴을 구비할 수 있으며, 상기 전하 트래핑 패턴은 상기 수평 방향으로 상기 게이트 전극들에 각각 대향하도록 복수 개로 형성되어 상기 제1 방향으로 서로 이격되고, 상기 각 전하 트래핑 패턴들에서, 상기 제1 블로킹 패턴에 대향하는 외측벽의 상기 제1 방향으로의 길이는 상기 터널 절연막에 대향하는 내측벽의 상기 제1 방향으로의 길이보다 작을 수 있다.

    반도체 소자
    5.
    发明公开
    반도체 소자 审中-实审
    半导体器件

    公开(公告)号：KR1020130080260A

    公开(公告)日：2013-07-12

    申请号：KR1020120001074

    申请日：2012-01-04

    Applicant: 삼성전자주식회사

    Inventor： 심재주 ,  김한수 ,  이운경 ,  임주영 ,  황성민

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L29/0657 ,  H01L27/0207 ,  H01L27/1157 ,  H01L27/11582 ,  H01L27/0688 ,  H01L29/7926

    Abstract: PURPOSE: A semiconductor device is provided to implement a 3D semiconductor device with high reliability by preventing the semiconductor device from being damaged. CONSTITUTION: A first separation pattern (90_1) and a second separation pattern (90_2) are formed on a substrate (1). A plurality of interlayer dielectric patterns (6a) and conductive patterns (66a) are formed on the surface of the substrate between the first and second separation patterns. A support pattern (25') passes through the conductive patterns and the interlayer dielectric patterns. A first vertical structure (50_1) passes through the conductive patterns and the interlayer dielectric patterns. A second vertical structure passes through the conductive patterns and the interlayer dielectric patterns.

    Abstract translation: 目的：通过防止半导体器件被损坏，提供了一种半导体器件以实现具有高可靠性的3D半导体器件。 构成：在基板（1）上形成第一分离图案（90_1）和第二分离图案（90_2）。 在第一和第二分离图案之间的基板的表面上形成多个层间电介质图案（6a）和导电图案（66a）。 支撑图案（25'）穿过导电图案和层间电介质图案。 第一垂直结构（50_1）穿过导电图案和层间电介质图案。 第二垂直结构通过导电图案和层间电介质图案。

    적층 트랜지스터들을 구비하는 반도체 메모리 장치 및 이장치의 제조 방법
    6.
    发明公开
    적층 트랜지스터들을 구비하는 반도체 메모리 장치 및 이장치의 제조 방법 无效
    包含堆叠晶体管的半导体存储器件及其制造方法

    公开(公告)号：KR1020100003629A

    公开(公告)日：2010-01-11

    申请号：KR1020080063617

    申请日：2008-07-01

    Applicant: 삼성전자주식회사

    Inventor： 홍창민 ,  박한병 ,  정순문 ,  임훈 ,  곽근호 ,  손병근 ,  나종훈 ,  정연욱 ,  임주영

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L27/0688 ,  H01L21/8221 ,  H01L21/823475

    Abstract: PURPOSE: A semiconductor memory device including stack transistors and a method for manufacturing the same are provided to reduce a layout area of a peripheral circuit region by stacking the transistors of the peripheral circuit region. CONSTITUTION: A semiconductor substrate(SUB) has a cell region(C) and a peripheral circuit region(P). First transistors are formed on the semiconductor substrate. The first semiconductor layer is provided on the first transistor and is combined with a bonding method. Second transistors provided on the first semiconductor layer are included. The first and second transistors are provided to the peripheral circuit regions of the first semiconductor layer and the semiconductor substrate. A metal layer(7e) is formed on the gates of the first and second transistors provided to the peripheral circuit regions of the first semiconductor layer and the semiconductor substrate.

    Abstract translation: 目的：提供包括堆叠晶体管的半导体存储器件及其制造方法，以通过堆叠外围电路区域的晶体管来减少外围电路区域的布局面积。 构成：半导体衬底（SUB）具有单元区域（C）和外围电路区域（P）。 第一晶体管形成在半导体衬底上。 第一半导体层设置在第一晶体管上，并与结合方法组合。 包括设置在第一半导体层上的第二晶体管。 第一和第二晶体管被提供给第一半导体层和半导体衬底的外围电路区域。 在设置在第一半导体层和半导体衬底的外围电路区域的第一和第二晶体管的栅极上形成金属层（7e）。

    수직형 메모리 장치
    7.
    发明公开
    수직형 메모리 장치 审中-实审
    垂直记忆装置

    公开(公告)号：KR1020170049886A

    公开(公告)日：2017-05-11

    申请号：KR1020150150764

    申请日：2015-10-29

    Applicant: 삼성전자주식회사

    Inventor： 최창민 ,  임주영 ,  안수진

    IPC: H01L27/115

    CPC classification number: H01L27/11582 ,  H01L23/5283 ,  H01L27/1157 ,  H01L27/11575

    Abstract: 수직형메모리장치는기판, 기판의상면에대해수직방향으로연장하는복수의채널들, 각각복수의채널들중 소정의개수의채널들을감싸며수직방향및 수평방향을따라서로이격되도록배열되는복수의게이트라인들, 게이트라인들중 동일레벨의게이트라인들과전기적으로연결되는공통배선들, 및공통배선들을통해게이트라인들에전기적으로연결되는신호배선들을포함한다.

    Abstract translation: 垂直型存储器装置包括多个被布置沿所述多个信道来间隔开门，多个每个周围的方向上延伸的通道的一预定数目的信道的垂直和水平方向垂直于所述衬底的上表面上， 与栅极线中的相同电平的栅极线电连接的公共布线以及通过公共布线电连接到栅极线的信号布线。

    반도체 장치 및 그 형성 방법
    8.
    发明授权
    반도체 장치 및 그 형성 방법 有权
    半导体器件及其形成方法

    公开(公告)号：KR101579587B1

    公开(公告)日：2015-12-22

    申请号：KR1020090028159

    申请日：2009-04-01

    Applicant: 삼성전자주식회사

    Inventor： 심재주 ,  김한수 ,  조원석 ,  심선일 ,  임주영

    IPC: H01L21/82

    Abstract: 반도체장치및 그형성방법이제공된다. 바닥면과측면을포함하는리세스영역및 돌출영역이형성된반도체기판, 리세스영역의바닥면상의평탄부와평탄부로부터측면으로연장된측벽부을포함하고, 서로이격되어적층된복수개의게이트도전막그리고복수개의게이트도전막들을관통하는활성기둥들및 상기돌출영역상에형성된주변회로를포함하는반도체장치및 그형성방법이다.

    Abstract translation: 提供了一种半导体器件及其形成方法。 底表面和侧凹区域和凸区域形成，在半导体衬底，在平坦部分的起始和侧底部的平坦部倾侧壁横向延伸并彼此栅极堆叠的多个导电膜包括的被间隔开的凹陷区域 以及形成在突出区域上的外围电路以及穿过多个栅极导电膜的有源柱体以及形成该外围电路的方法。

    수직 구조의 비휘발성 메모리 소자
    9.
    发明公开
    수직 구조의 비휘발성 메모리 소자 审中-实审
    垂直结构非易失性存储器件

    公开(公告)号：KR1020120089127A

    公开(公告)日：2012-08-09

    申请号：KR1020110010306

    申请日：2011-02-01

    Applicant: 삼성전자주식회사

    Inventor： 임주영 ,  이운경 ,  심재주 ,  문희창 ,  황성민

    IPC: H01L27/115 ,  G11C5/02 ,  G11C5/06 ,  G11C16/04

    CPC classification number: G11C16/0483 ,  G11C5/025 ,  G11C5/063 ,  H01L27/11548 ,  H01L27/11556 ,  H01L27/11575 ,  H01L27/11582

    Abstract: PURPOSE: A nonvolatile memory device of a vertical structure is provided to improve reliability by accurately controlling a position of the end of a gate line of a memory cell string. CONSTITUTION: A nonvolatile memory device(1000) includes a cell array region and a connection region. A cell array region is defined on a substrate(100). A dummy pattern is located in the edge of the cell array region. A plurality of conductive lines cover the dummy pattern and are vertically laminated on the substrate. The conductive lines are extended to expose the position of the dummy pattern in at least one extension direction.

    Abstract translation: 目的：提供垂直结构的非易失性存储器件，以通过精确地控制存储单元串的栅极线的端部的位置来提高可靠性。 构成：非易失性存储器件（1000）包括单元阵列区域和连接区域。 单元阵列区域被限定在基板（100）上。 虚拟图案位于单元阵列区域的边缘。 多根导线覆盖虚拟图案并垂直层叠在基板上。 导电线被延伸以在至少一个延伸方向上露出虚拟图案的位置。

    반도체 소자 및 그 형성방법
    10.
    发明公开
    반도체 소자 및 그 형성방법 有权
    半导体器件及其形成方法

    公开(公告)号：KR1020110008563A

    公开(公告)日：2011-01-27

    申请号：KR1020090065966

    申请日：2009-07-20

    Applicant: 삼성전자주식회사

    Inventor： 정재훈 ,  임주영 ,  김한수 ,  장재훈 ,  심선일 ,  심재주

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/11578 ,  H01L27/11582 ,  H01L21/28273 ,  H01L27/2463

    Abstract: PURPOSE: A semiconductor devices and methods forming thereof are provided to implement high integration semiconductor device by enabling active patterns to share cell gate patterns in a gate laminate structure. CONSTITUTION: A gate laminate structure comprises a plurality of cells gate pattern(CG) and insulation patterns. The gate laminate structure is extended in first direction. Active patterns(121) are penetrated through the gate laminate structure and are spaced in second direction. A gate-dielectric pattern(125) is allowed in between the gate patterns and the active patterns. The gate-dielectric pattern is extended to upper side and lower side of the cell gate patterns. The active patterns shares cell gate patterns in the gate laminate structure.

    Abstract translation: 目的：提供半导体器件及其形成方法，以通过使有源图案能够在门层叠结构中共享单元栅极图案来实现高集成半导体器件。 构成：门层压结构包括多个电池栅极图案（CG）和绝缘图案。 门层叠结构在第一方向延伸。 有源图案（121）穿过门层叠结构并沿第二方向隔开。 允许栅极 - 电介质图案（125）在栅极图案和有源图案之间。 栅介质图案延伸到单元栅极图案的上侧和下侧。 活性图案在门层叠结构中共享细胞栅极图案。

Patent Agency Ranking