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51.发明授权
公开(公告)号：KR100646575B1
公开(公告)日：2006-11-23
申请号：KR1020040088585
申请日：2004-11-03
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/787 , G11C17/18
Abstract: 반도체 메모리 장치의 리페어를 위한 퓨즈 프로그래밍 방법은 어드레스 퓨즈의 프로그래밍 결과를 반영하여 마스터 퓨즈 프로그래밍을 수행한다. 퓨즈 프로그래밍 방법은 어드레스 퓨즈를 프로그래밍하는 단계, 프로그래밍 성공여부를 테스트하는 단계 및 테스트 결과를 이용하여 마스터 퓨즈를 프로그래밍하는 단계를 포함한다. 이를 위한 퓨즈의 프로그래밍 성공여부 판단회로는 제어신호에 의하여 마스터 퓨즈가 프로그램된 것처럼 하는 테스트 신호 생성회로를 포함한다. 따라서, 효과적으로 반도체 메모리 장치의 리페어를 위한 퓨즈 프로그래밍을 수행할 수 있다.
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公开(公告)号：KR100615577B1
公开(公告)日：2006-08-25
申请号：KR1020040072762
申请日：2004-09-10
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법을 공개한다. 이 장치는 서브 워드 라인들과 비트 라인쌍들사이에 연결되고 서브 워드 라인들과 컬럼 선택신호 라인들로 전송되는 신호에 응답하여 선택되는 메모리 셀들을 구비한 서브 메모리 셀 어레이, 비트 라인쌍들의 데이터를 센싱하여 증폭하는 비트 라인 센스 증폭기, 및 워드 선택신호 라인들로부터 전송되는 신호들과 메인 워드 라인들로부터 전송되는 신호들을 조합하여 서브 워드 라인들을 선택하는 서브 워드 라인 드라이버를 구비하고, 비트 라인쌍들과 로컬 데이터 라인쌍들사이에 데이터를 전송하고, 로컬 데이터 라인쌍들과 글로벌 데이터 라인쌍들사이에 데이터를 전송하는 메모리 셀 어레이, 및 메모리 셀 어레이를 전체적으로 덮고 메모리 셀들에 필요한 전압을 인가하는 전극을 구비하고, 로컬 데이터 라인쌍들이 전극의 상부의 1층에 서브 워드 라인과 동일한 방향으로 배치되고, 컬럼 선택신호 라인들 및 글로벌 데이터 라인쌍들이 전극의 상부의 2층에 비트 라인과 동일한 방향으로 배치되고, 워드 선택신호 라인들 및 메인 워드 라인들이 전극의 상부의 3층에 서브 워드 라인과 동일한 방향으로 배치되는 것을 특징으로 한다. 따라서, 전극으로부터 워드 라인들로 흐르는 누설 전류가 방지되어 전극의 전압의 레벨의 강하가 방지된다.
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Patent Agency Ranking
公开(公告)号：KR1020060082157A
公开(公告)日：2006-07-18
申请号：KR1020050002404
申请日：2005-01-11
Applicant: 삼성전자주식회사
IPC: H04N5/253
CPC classification number: H04N5/253 , H04N5/2628
Abstract: 본 발명에 의한 이미지 처리장치의 이미지 재생방법은 슬라이드쇼 전용의 핫키 입력에 의하여 슬라이드쇼를 수행하는 것을 특징으로 한다.
또한 본 발명에 의한 이미지 처리장치의 이미지 재생방법은 슬라이드쇼가 진행되는 도중에 메뉴 버튼 입력에 의하여 현재 디스플레이된 이미지의 속성을 변경하는 메뉴를 실행하는 것을 특징으로 한다.
또한 본 발명에 의한 이미지 처리장치의 이미지 재생방법은 슬라이드쇼가 진행되는 도중에 방향 버튼 입력에 의하여 슬라이드쇼가 진행되는 방향을 변경하는 것을 특징으로 한다.
본 발명은 이러한 편리한 슬라이드쇼 기능을 제공함으로써 디지털 장치에 익숙하지 않은 사용자로 하여금 자신이 촬영한 디지털 이미지를 보다 손쉽게 재생하고 관리할 수 있도록 해준다.-
公开(公告)号：KR1020060023867A
公开(公告)日：2006-03-15
申请号：KR1020040072762
申请日：2004-09-10
Applicant: 삼성전자주식회사
Abstract: 본 발명은 반도체 메모리 장치 및 이 장치의 신호 라인 배치 방법을 공개한다. 이 장치는 서브 워드 라인들과 비트 라인쌍들사이에 연결되고 서브 워드 라인들과 컬럼 선택신호 라인들로 전송되는 신호에 응답하여 선택되는 메모리 셀들을 구비한 서브 메모리 셀 어레이, 비트 라인쌍들의 데이터를 센싱하여 증폭하는 비트 라인 센스 증폭기, 및 워드 선택신호 라인들로부터 전송되는 신호들과 메인 워드 라인들로부터 전송되는 신호들을 조합하여 서브 워드 라인들을 선택하는 서브 워드 라인 드라이버를 구비하고, 비트 라인쌍들과 로컬 데이터 라인쌍들사이에 데이터를 전송하고, 로컬 데이터 라인쌍들과 글로벌 데이터 라인쌍들사이에 데이터를 전송하는 메모리 셀 어레이, 및 메모리 셀 어레이를 전체적으로 덮고 메모리 셀들에 필요한 전압을 인가하는 전극을 구비하고, 로컬 데이터 라인쌍들이 전극의 상부의 1층에 서브 워드 라인과 동일한 방향으로 배치되고, 컬럼 선택신호 라인들 및 글로벌 데이터 라인쌍들이 전극의 상부의 2층에 비트 라인과 동일한 방향으로 배치되고, 워드 선택신호 라인들 및 메인 워드 라인들이 전극의 상부의 3층에 서브 워드 라인과 동일한 방향으로 배치되는 것을 특징으로 한다. 따라서, 전극으로부터 워드 라인들로 흐르는 누설 전류가 방지되어 전극의 전압의 레벨의 강하가 방지된다.
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公开(公告)号：KR1020060013805A
公开(公告)日：2006-02-14
申请号：KR1020040062400
申请日：2004-08-09
Applicant: 삼성전자주식회사
IPC: G11C11/40 , G11C11/4063
CPC classification number: H03K3/356113 , H03K3/012 , G11C11/4074 , G11C5/147 , G11C2207/2227 , H03K19/0185
Abstract: A voltage level shift circuit includes a first stage which receives an input signal having voltage levels Vcc and Vss, where Vcc>Vss, and which outputs complementary first and second intermediate signals, wherein the complementary first and second intermediate signals have voltage levels VI high and VI low , where VI high >VI low ; and a second stage which receives the first and second intermediate signals, and which outputs complementary first and second output signals, wherein the complementary first and second output signals have voltage levels VO high and VO low , where VO high >VO low , wherein VI high >VO high or VI low high >Vcc and VO low
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公开(公告)号：KR1020060004724A
公开(公告)日：2006-01-16
申请号：KR1020040052241
申请日：2004-07-06
Applicant: 삼성전자주식회사
IPC: G11C8/08
Abstract: 본 발명은 워드라인이 선택되지 않을 시 워드라인이 신속하게 디세이블되도록 하여 셀데이터의 손실을 방지하는 기술이다.
이를 위한 본 발명의 일 예에 따른 반도체 메모리장치의 워드라인 디세이블 제어회로는, 워드라인 선택신호를 미리 설정된 레벨로 다운시키는 전압변환부와, 상기 전압변환부로부터 다운된 워드라인 선택신호와 상기 워드라인 선택신호를 받아 상기워드라인 선택신호의 위상과 상반되는 워드라인 레벨 제어신호를 출력하는 인버터와, 상기 인버터로부터 출력된 워드라인 레벨 제어신호에 대응하여 워드라인을 설정된 레벨로 풀다운시키는 풀다운 트랜지스터를 포함한다.
서브워드라인, 워드라인 구동, 워드라인 인에이블, 워드라인 디세이블-
公开(公告)号：KR1020060004138A
公开(公告)日：2006-01-12
申请号：KR1020040053132
申请日：2004-07-08
Applicant: 삼성전자주식회사
IPC: G11C11/4091 , G11C11/401 , G11C29/00 , G11C7/06
CPC classification number: G11C11/4091 , G11C11/4094 , G11C2207/005 , G11C7/06 , G11C7/12 , G11C29/04 , G11C2207/105
Abstract: The device has a memory cell array with memory cells, where block selection signals (PBLOCK1, PBLOCK2) and control signals are inputted to a generator. A sense amplifier is interposed between the array. A circuitry transfers a charge contained in a memory cell to a bit line. An isolation transistor isolates the bit line from the amplifier for connection after the charge is transferred, and the transistor activation is delayed. An independent claim is also included for a method of reading a memory cell in a semiconductor memory.
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