公开(公告)号：KR1020070121257A

公开(公告)日：2007-12-27

申请号：KR1020060056079

申请日：2006-06-21

Applicant: 삼성전자주식회사

Inventor： 김남종

IPC: H03K19/00 ,  H03K19/0948

CPC classification number: H03K19/0016

Abstract: A semiconductor IC(Integrated Circuit) is provided to apply gate-source voltage of the MOS transistors connected to first and second nodes as reverse bias voltage to cut off the leakage current at both an active transistor and an MOS(Metal Oxide Semiconductor) transistor of a logic circuit unit. A semiconductor IC is composed of a circuit unit having a first circuit connected between power voltage(VDD) and a ground voltage supply line and a second circuit connected between a power voltage supply line and ground voltage(VSS); active transistors(PM1,NM1) connected between the power voltage and the power voltage supply line and between the ground voltage and the ground voltage supply line, respectively to apply the power voltage and ground voltage to the power and ground voltage supply lines in an active state; and an equalizer transistor(EQTR) connected between the power and ground voltage supply lines to control the voltage of the power and ground voltage supply lines equally in a standby state.

Abstract translation: 提供半导体IC（集成电路）来施加连接到第一和第二节点的MOS晶体管的栅极 - 源极电压作为反向偏置电压，以在有源晶体管和MOS（金属氧化物半导体）晶体管两端截止泄漏电流 逻辑电路单元。 半导体IC由具有连接在电源电压（VDD）和接地电压供给线之间的第一电路和连接在电源电压线与接地电压（VSS）之间的第二电路的电路单元构成。 连接在电源电压和电源电压线之间以及接地电压和地电压电源线之间的有源晶体管（PM1，NM1）分别将电源电压和地电压施加到有源的电源和地电压电源线 州; 以及连接在电源线和地电压线之间的均衡晶体管（EQTR），以在待机状态下均等地控制电源和地电压电源线的电压。

公开(公告)号：KR100604868B1

公开(公告)日：2006-07-31

申请号：KR1020040042911

申请日：2004-06-11

Applicant: 삼성전자주식회사

Inventor： 민영선 ,  김남종

IPC: G11C11/4063 ,  G11C8/00

CPC classification number: G11C7/18 ,  G11C11/401 ,  G11C11/4097 ,  G11C29/816

Abstract: 트위스트 비트라인 구조를 갖는 메모리 장치의 리던던시 회로 및 불량 셀 구제 방법이 개시된다. 본 발명의 리던던시 회로는 다수개의 퓨즈들을 포함하고, 불량 셀의 어드레스에 상응하도록 퓨즈들을 프로그래밍하여 리페어 어드레스를 발생한다. 트위스트 비트라인을 기준으로 나누어지는 메모리 장치 내 메모리 셀 어레이 블락들이 블락 어드레스들에 의해 어드레싱된다. 리페어 어드레스와 불량 셀이 발생한 메모리 셀 어레이 블락을 선택하는 블락 어드레스에 응답하는 코딩부에 의해 불량 셀과 연결되는 워드라인이 스페어 워드라인으로 교체된다. 본 발명은 트위스트된 비트라인들이 걸쳐 배열된 메모리 셀 어레이 블락들이 하나의 리던던시 회로를 공유하기 때문에 메모리 장치의 칩 면적을 크게 하지 않는다.
리던던시 회로, 트위스트 비트라인, 리던던시 효율, 레이아웃 면적

公开(公告)号：KR1020060039483A

公开(公告)日：2006-05-09

申请号：KR1020040088584

申请日：2004-11-03

Applicant: 삼성전자주식회사

Inventor： 민영선 ,  최종현 ,  김남종

IPC: G11C29/00

Abstract: 외부에서 인가되는 전원전압을 클램핑한 내부전원전압을 이용하여 래치노드의 전압을 래치하고, 래치노드 및 퓨즈노드를 스위칭하고, 래치노드의 전압을 인버팅하는 퓨즈의 프로그램 여부 판단방법 및 회로가 개시되어 있다. 퓨즈의 프로그램 여부 판단방법은 외부에서 인가되는 전원전압을 클램핑하여 내부전원전압을 생성하고, 내부전원전압을 이용하여 래치노드를 프리차지하고, 내부전원전압을 이용하여 스위칭을 하여 퓨즈로 전류를 흘려서 퓨즈의 프로그램 여부에 따라 래치노드의 전압을 변동하고, 내부전원전압을 이용하여 래치노드의 전압을 래치하여 퓨즈의 프로그램 여부를 판단한다. 따라서, 외부에서 고전압이 인가되는 경우에도 퓨즈의 손상을 방지할 수 있다.

公开(公告)号：KR100549947B1

公开(公告)日：2006-02-07

申请号：KR1020030075749

申请日：2003-10-29

Applicant: 삼성전자주식회사

Inventor： 민영선 ,  김남종

IPC: G11C5/14

CPC classification number: G05F3/30

Abstract: 고속 응답특성 및 동작 안정성을 개선한 집적회로용 기준전압 발생회로가 개시되어 있다. 구동전원전압이 간헐적으로 인가되는 전원전압 공급노드를 갖는 집적회로용 기준전압 발생회로는, 상기 전원전압 공급노드에 소오스 단자가 연결되고 게이트 단자가 기준전압 출력노드로서의 드레인 단자에 연결된 제1 도전형 제1 모오스 트랜지스터와, 상기 제1 도전형 제1 모오스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고 소오스 단자가 상기 전원전압 공급노드에 연결된 제1 도전형 제2 모오스 트랜지스터를 포함하는 제1 전류미러부와; 상기 기준전압 출력노드에 드레인 단자가 연결되고 소오스 단자가 제1 저항 및 제1 다이오드가 직렬로 접속된 제1 전류경로에 연결된 제2 도전형 제3 모오스 트랜지스터와, 상기 제2 도전형 제3 모오스 트랜지스터의 게이트 단자와 상기 제1 도전형 제2 모오스 트랜지스터의 드레인 단자에 게이트 단자와 드레인 단자가 공통 연결되고 소오스 단자가 제2 다이오드가 직렬로 접속된 제2 전류경로에 연결된 제2 도전형 제4 모오스 트랜지스터를 포함하는 제2 전류미러부와; 상기 제1 전류미러내의 상기 제1 도전형 제1 모오스 트랜지스터의 게이트 단자와 상기 제2 전류미러내의 상기 제2 도전형 제4 모오스 트랜지스터의 게이트 단자간에 접속된 전하 이동부를 구비한다.
반도체 집적회로, 기준전압 발생회로, 밴드갭 레퍼런스 회로, 전하이동

公开(公告)号：KR1020050040515A

公开(公告)日：2005-05-03

申请号：KR1020030075749

申请日：2003-10-29

Applicant: 삼성전자주식회사

Inventor： 민영선 ,  김남종

IPC: G11C5/14

CPC classification number: G05F3/30

Abstract: 고속 응답특성 및 동작 안정성을 개선한 집적회로용 기준전압 발생회로가 개시되어 있다. 구동전원전압이 간헐적으로 인가되는 전원전압 공급노드를 갖는 집적회로용 기준전압 발생회로는, 상기 전원전압 공급노드에 소오스 단자가 연결되고 게이트 단자가 기준전압 출력노드로서의 드레인 단자에 연결된 제1 도전형 제1 모오스 트랜지스터와, 상기 제1 도전형 제1 모오스 트랜지스터의 게이트 단자에 게이트 단자가 연결되고 소오스 단자가 상기 전원전압 공급노드에 연결된 제1 도전형 제2 모오스 트랜지스터를 포함하는 제1 전류미러부와; 상기 기준전압 출력노드에 드레인 단자가 연결되고 소오스 단자가 제1 저항 및 제1 다이오드가 직렬로 접속된 제1 전류경로에 연결된 제2 도전형 제3 모오스 트랜지스터와, 상기 제2 도전형 제3 모오스 트랜지스터의 게이트 단자에 게이트 단자와 드레인 단자가 공통 연결되고 소오스 단자가 제2 다이오드가 직렬로 접속된 제2 전류경로에 연결된 제2 도전형 제4 모오스 트랜지스터를 포함하는 제2 전류미러부와; 상기 제1 전류미러내의 상기 제1 도전형 제1 모오스 트랜지스터의 게이트 단자와 상기 제2 전류미러내의 상기 제2 도전형 제4 모오스 트랜지스터의 게이트 단자간에 접속된 전하 이동부를 구비한다.

公开(公告)号：KR1020010005032A

公开(公告)日：2001-01-15

申请号：KR1019990025818

申请日：1999-06-30

Applicant: 삼성전자주식회사

Inventor： 김남종

IPC: G11C11/401

CPC classification number: G11C7/1057 ,  G11C7/1051 ,  G11C7/106 ,  G11C7/1072 ,  G11C7/22 ,  G11C2207/2281

Abstract: PURPOSE: A synchronous DRAM is provided which latches data on a data line of a data output path, and a method is provided which latches data to a data output register of the semiconductor memory device. CONSTITUTION: A synchronous DRAM(2) comprises a circuit for latching data on a data line of a data output path. The synchronous semiconductor memory device outputs data of memory cells selected in a memory cell block having a plurality of memory cells, by being synchronized to a clock. The device comprises: sense amps sensing data of the memory cell; a data output register(40,42) latching data of the memory cell; data lines connecting the sense amp and the data output line in order to transfer the sensed data to the data output register; and a data line latching circuit which releases data latch on the data line in response to a clock synchronizing a read command, and generates a data latch signal latching data on the data line in response to a next clock of the clock.

Abstract translation: 目的：提供一种在数据输出路径的数据线上锁存数据的同步DRAM，并且提供了将数据锁存到半导体存储器件的数据输出寄存器的方法。 构成：同步DRAM（2）包括用于在数据输出路径的数据线上锁存数据的电路。 同步半导体存储器件通过与时钟同步地输出在具有多个存储单元的存储单元块中选择的存储器单元的数据。 该装置包括：感测放大器感测存储器单元的数据; 数据输出寄存器（40,42）锁存存储单元的数据; 连接感测放大器和数据输出线的数据线，以将感测到的数据传送到数据输出寄存器; 以及数据线锁存电路，其响应于与读取命令同步的时钟在数据线上释放数据锁存器，并响应于时钟的下一个时钟产生锁存数据在数据线上的数据锁存信号。

公开(公告)号：KR100197561B1

公开(公告)日：1999-06-15

申请号：KR1019950054755

申请日：1995-12-22

Applicant: 삼성전자주식회사

Inventor： 유제환 ,  김남종

IPC: G11C29/00

Abstract: 반도체 메모리 장치에서, 한번의 억세스 동작에 의해 다수의 메모리셀의 데이타 억세스 동작을 테스트시 전류의 소모를 최소화하는 패러랄 비트 테스트 회로에 관한 것이다. 상기의 반도체 메모리 장치의 패러랄 비트 테스트 회로는, 다수의 메모리셀에 저장된 데이타를 동시에 억세스하여 다수의 입출력라인쌍으로 출력하는 메모리셀 어레이 블럭과, 다수의 데이타 비트를 비교하여 그 비교결과신호를 발생하는 비교기를 구비한다. 그리고, 활성화신호의 입력에 응답하여 상기 다수의 입출력라인쌍으로부터 각각 출력되는 신호레벨을 센싱하여 이에 대응하는 데이타를 출력하는 다수의 입출력센스앰프들 각각이 상기 메모리셀 어레이 블럭의 입출력라인쌍들과 상기 비교기의 데이타 비트 입력단자들의 사이에 접속되며, 상기 다수의 입출력센스앰프들 각각은 패러랄 비트 테스트 모드에 응답하여 패러랄 비트 테스트 인에이블 신호를 순차적으로 센싱제어신호 발생기의 출력에 의해 제어된다.

公开(公告)号：KR1019990034764A

公开(公告)日：1999-05-15

申请号：KR1019970056460

申请日：1997-10-30

Applicant: 삼성전자주식회사

Inventor： 이규찬 ,  김남종

IPC: G11C11/413

Abstract: 본 발명은 전원 공급(Power up)시 반응 시간(response time)을 감소시키는 반도체 장치를 개시한다. 이는 전원 전압(V
DD )의 1/2을 발생하는 전압 발생부, 및 상기 전압 발생부에서 출력된 전압을 입력으로하는 로딩부를 구비한 반도체 장치에 있어서, 상기 로딩부의 출력이 상기 전압 발생부의 출력단으로 피드백(feedback)된다.

公开(公告)号：KR100172332B1

公开(公告)日：1999-03-30

申请号：KR1019950032146

申请日：1995-09-27

Applicant: 삼성전자주식회사

Inventor： 유제환 ,  김남종

IPC: G11C7/00

Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 2개이상의 데이터를 프리페치하고 이를 순차적으로 출력하는 반도체 메모리의 패러랠-인 시리얼-아웃 버퍼 및 그 제어신호 발생회로를 구비한 반도체 메모리에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
종래의 경우 PISO버퍼에서 매 클럭신호마다 리드동작이 수행되려면, 첫번째 프리페치 데이터가 데이터라인 DB로 출력되는 동작과 2번째 프리페치 데이터가 PISO버퍼내에 래치되는 동작이 1사이클의 클럭동안 수행되어져야 한다. 이를 위하여 제어신호 PG1의 디스에이블동작이 충분히 수행된후 인에이블신호 PSDBSP가 인에이블되어야 하고, 상기 인에이블신호 PSDBSP가 인에이블된후 전송된 프리페치 데이터 SD0,SD1가 충분히 래치회로들(48, 50)에 저장된 후 제1제어신호 PG0이 인에이블되어야 한다. 결국, PG1 PSDBSP PG0의 순서에 맞추어 인에이블과 디스에이블이 수행됨과 동시에, 이러한 신호들의 인에이블과 디스에이블은 데이터충돌을 피하기 위하여 소정의 마진(margin)을 필요로 한다. 결국, 제2도에 나타난 것과 같이 지연시간 Td1,Td2가 존재하게 된다. 이러한 지연시간 Td1,Td2의 존재에 따라 사이클시간은 커지게 되고, 이는 반도체 메모리의 고속동작을 저해하는 요인이 된다. 본 발명에서는 상기한 시간지연을 방지하여 고속의 동작특정을 가지는 반도체 메모리를 구현함에 있다.
3. 발명의 해결방법의 요지
소정의 클럭신호와 독출제어신호의 논리조합된 출력에 응답하여 소정의 펄스신호를 출력하는 펄스발생회로와: 소정의 제1, 제2, 제2 및 제4제어신호와 상기 펄스발생회로의 출력신호를 논리조합하여 소정의 제1 및 제2인에이블신호를 발생하는 제어신호 발생회로와, 상기 제1인에이블신호에 응답하여 복수개의 프리페치 데이터의 이동유무를 결정하는 복수개의 제1스위칭수단과: 상기 제1스위칭수단을 통해 전송되는 프리페치 데이터를 소정시간 저장하는 복수개의 제1저장 수단과: 순차적으로 전송되는 제1 및 제2제어신호에 응답하여 상기 저장수단에 저장된 데이터의 출력을 제어하는 복수개의 제2스위칭수단으로 구성된 제1버퍼와: 상기 제2인에이블신호에 응답하여 복수개의 프리페치 데이터의 이동유무를 결정하는 복수개의 제3스위칭수단과; 상기 제3스위칭수단을 통해 전송되는 프리페치 데이터를 소정시간 저장하는 복수개의 제2저장수단과; 순차적으로 전송되는 제3 및 제4제어신호에 응답하여 상기 저장수단에 저장된 데이터의 출력을 제어하는 복수개의 제4스위칭수단으로 이루어진 제2버퍼로 구성된 패러랠-인 시리얼-아웃 버퍼를 구비하며, 상기 제1 및 제2제어신호에 응답하여 제1버퍼에 저장된 프리페치 데이터를 출력하는 동시에 다음 프리페치 데이터를 제2버퍼에 저장하고, 상기 제3 및 제4제어신호에 응답하여 제2버퍼에 저장된 프리페치 데이터를 출력하는 동시에 다음 프리페치 데이터를 제1버퍼에 저장함을 특징으로 하는 반도체 메모리를 이용하므로써 고속의 출력특성을 가지게 된다.
4. 발명의 중요한 용도
고속의 츨력특성을 지니는 반도체 메모리.

公开(公告)号：KR1019980026493A

公开(公告)日：1998-07-15

申请号：KR1019960044931

申请日：1996-10-09

Applicant: 삼성전자주식회사

Inventor： 이규찬 ,  김남종

IPC: G11C11/407

Abstract: 반도체장치의 신호라인 구동회로가 개시되어 있다. 본 발명에 따른 신호라인 구동회로는, 제1드라이빙 수단과, 상기 제1드라이빙 수단의 출력신호를 입력으로 하여 큰 로드를 갖는 신호라인을 구동하는 제2드라이빙 수단, 및 상기 신호라인을 빠르게 구동하기 위해 상기 제1드라이빙 수단의 출력신호를 입력으로 하고 상기 신호라인의 소정의 지점에 출력단이 연결되는 제3드라이빙 수단을 구비하는 것을 특징으로 한다. 상기 제1드라이빙 수단과 상기 제2드라이빙 수단은 서로 인접하여 위치하는 것이 바람직하고, 상기 제3드라이빙 수단의 출력단은 상기 신호라인의 중간 지점에 연결되는 것이 바람직하다. 따라서 본 발명에 따른 신호라인 구동회로는, 큰 로드를 갖는 신호라인을 통해 전송되는 신호의 지연시간을 감소시키고 또한 전송되는 신호의 경사를 샤프하게 하는 장점이 있다.