公开(公告)号：KR1020080082358A

公开(公告)日：2008-09-11

申请号：KR1020070023130

申请日：2007-03-08

Applicant: 삼성전자주식회사

Inventor： 정원철 ,  김건수 ,  박재관 ,  임용식

IPC: G11C16/10 ,  G11C16/12 ,  G11C16/14

Abstract: A program method of a nonvolatile memory device is provided to improve charge retention characteristics, by increasing final charge retention amount. According to a program method of a nonvolatile memory device including a charge storage layer(120) and a gate electrode(140) on a semiconductor substrate(100), first program operation is performed to store charges in the charge storage layer. First soft erase operation is performed to discharge a part of charges stored in the charge storage layer. Second program operation is performed to store charges in the charge storage layer, after the first soft erase operation is performed.

Abstract translation: 提供非易失性存储器件的程序方法，通过增加最终的电荷保留量来改善电荷保留特性。 根据在半导体衬底（100）上包括电荷存储层（120）和栅电极（140）的非易失性存储器件的编程方法，执行第一编程操作以在电荷存储层中存储电荷。 执行第一软擦除操作以放电存储在电荷存储层中的电荷的一部分。 执行第一软擦除操作之后，执行第二编程操作以在电荷存储层中存储电荷。

公开(公告)号：KR100673019B1

公开(公告)日：2007-01-24

申请号：KR1020050121779

申请日：2005-12-12

Applicant: 삼성전자주식회사

Inventor： 박재관 ,  김기남 ,  정순문

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/115 ,  G11C16/0483 ,  H01L27/11568 ,  H01L27/11578 ,  H01L21/28273

Abstract: A NAND type nonvolatile memory device, a forming method thereof and an operating method are provided to improve the degree of integration of a cell array by arranging word lines or cell strings like a stacked structure. A first ground select line and a first string select line are arranged parallel with each other on a semiconductor substrate(1). A plurality of first word lines(WL1) are arranged parallel with each other between the first ground select line and the first string select line. A first doped region(11) is formed adjacent to the first word line, the first ground select line and the first string select line in the substrate. A first interlayer dielectric encloses the substrate. An epitaxial contact plug(23) contacts the substrate through the first interlayer dielectric. A single crystalline semiconductor layer(25) contacts the epitaxial contact plug on the first interlayer dielectric. Second word lines(WL2) are arranged parallel with each other on the single crystalline semiconductor layer. A second doped region(37) is formed adjacent to the second word line in the single crystalline semiconductor layer. A second interlayer dielectric encloses the single crystalline semiconductor layer.

Abstract translation: 提供NAND型非易失性存储器件，其形成方法和操作方法，通过排列堆叠结构的字线或单元串来提高单元阵列的集成度。 第一接地选择线和第一串选择线在半导体衬底（1）上彼此平行地布置。 多个第一字线（WL1）在第一接地选择线和第一串选择线之间彼此并联布置。 第一掺杂区域（11）形成为与基板中的第一字线，第一接地选择线和第一串选择线相邻。 第一层间绝缘体封装衬底。 外延接触插塞（23）通过第一层间电介质接触衬底。 单晶半导体层（25）接触第一层间电介质上的外延接触插塞。 第二字线（WL2）在单晶半导体层上彼此平行地布置。 在单晶半导体层中与第二字线相邻地形成第二掺杂区域（37）。 第二层间电介质包围单晶半导体层。

公开(公告)号：KR100582852B1

公开(公告)日：2006-05-23

申请号：KR1020050002288

申请日：2005-01-10

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H03K7/08 ,  G11C7/06

Abstract: 기준 전류 발생부는 기준 전압과 블록 인에이블 신호에 따라 기준 전류를 발생한다. 충전부는 입력 신호를 따라 상기 기준 전류를 미러링한 제 1 미러링 전류를 충전하여 제 1 출력 신호를 발생한다. 방전부는 상기 제 1 출력 신호와 상기 기준 전압에 따라 상기 기준 전류를 미러링한 제 2 미러링 전류를 방전하여 제 2 출력 신호를 발생한다. 로직부는 상기 입력 신호와 상기 제 2 출력 신호에 응답하여 전원 전압에 실질적으로 비례하는 펄스 폭을 가지는 제 3 출력 신호를 발생한다.
펄스 발생기, 센스 증폭기

Abstract translation: 参考电流产生器根据参考电压和块使能信号产生参考电流。 充电单元根据输入信号对与参考电流镜像的第一镜像电流充电，以产生第一输出信号。 放电单元根据第一输出信号和参考电压放大镜像参考电流的第二镜像电流以产生第二输出信号。 响应于输入信号和第二输出信号，逻辑部分生成具有与电源电压基本成比例的脉冲宽度的第三输出信号。

公开(公告)号：KR1020050020865A

公开(公告)日：2005-03-04

申请号：KR1020030058253

申请日：2003-08-22

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: G11C16/12

CPC classification number: G11C16/12 ,  G11C8/08 ,  G11C16/0425

Abstract: PURPOSE: A program voltage generating circuit and a programming method of a flash memory cell are provided to get stable program word line voltage, bit line voltage, and bit line current control voltage regardless of a process change by generating the program word line voltage in a reference voltage level. CONSTITUTION: A program voltage generating circuit(900) comprises a constant current source for supplying a sink current; a program word line voltage generating part(910) for generating a program word line voltage(Vwl) which is applied to a gate of the first flash memory cell in response to a comparison result of the sink current with the reference voltage(Vref) and the bit line voltage(Vbl); a bit line voltage generating part(920) for generating a bit line voltage(Vbl) according to the program current(Ipgm) in the first flash memory cell; a bit line current control voltage generating part for generating a bit line current control voltage in response to the program current in the second flash memory cell in response to the program word line voltage.

Abstract translation: 目的：提供一种编程电压产生电路和闪速存储单元的编程方法，以通过在程序字线电压中生成程序字线电压来获得稳定的程序字线电压，位线电压和位线电流控制电压，而不管过程变化如何 参考电压电平。 构成：编程电压产生电路（900）包括用于提供吸收电流的恒流源; 一个程序字线电压产生部分（910），用于产生一个程序字线电压（Vwl），该程序字线电压（Vwl）响应于具有参考电压（Vref）的吸收电流的比较结果而被施加到第一闪速存储器单元的栅极，以及 位线电压（Vbl）; 用于根据第一闪存单元中的编程电流（Ipgm）产生位线电压（Vbl）的位线电压产生部分（920）; 位线电流控制电压产生部分，用于响应于程序字线电压响应于第二快闪存储器单元中的编程电流产生位线电流控制电压。

公开(公告)号：KR100234367B1

公开(公告)日：1999-12-15

申请号：KR1019970002982

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L21/66

Abstract: 전기적인 특성 평가를 통해 미스얼라인을 측정할 수 있는 반도체 장치의 미스얼라인 측정방법에 관하여 개시한다. 본 발명은, 테스트 웨이퍼(TEG)에 하부 도전패턴과, 하부 도전패턴 사이에 콘택홀이 구성된 검사패턴을 한 개 이상으로 형성하는 단계와, 한 개 이상의 검사패턴에서 하부 도전패턴과 도전물질로 채워진 콘택홀간의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법을 제공한다. 또한 동일한 원리로 응용할 수 있는 소오스와 드레인 영역에서 게이트 전극의 미스얼라인 측정방법 및 콘택홀과 상부 도전패턴간의 미스얼라인 측정방법을 제공한다.

公开(公告)号：KR100207505B1

公开(公告)日：1999-07-15

申请号：KR1019960043993

申请日：1996-10-04

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L27/108

Abstract: 고집적 메모리소자의 제조를 가능하게 하는 반도체 메모리장치 및 그 제조방법에 대해 기재되어 있다. 이 반도체 메모리장치는, 1/4 피치씩 쉬프트(shift)되어 4개의 패턴마다 동일 패턴이 반복되도록 형성된 활성영역과, 활성영역에 형성된 소오스/ 드레인과, 소오스/ 드레인 사이의 반도체기판 상에 형성된 게이트전극과, 제1 층간절연막을 관통하는 제1 콘택홀을 통해 소오스와 접속된 패드와, 제1 및 제2 층간절연막을 관통하는 제2 콘택홀을 통해 드레인과 접속된 비트라인 및 제3 층간절연막을 관통하는 제3 콘택홀을 통해 패드와 접속되며, 각 셀 단위로 한정된 스토리지전극을 구비하는 것을 특징으로 한다. 따라서, 고집적화를 가능하게 하므로서 스토리지전극과 소오스영역을 접속시키는 콘택과 비트라인 사이의 스페이스 마아진을 확보할 수 있다.

公开(公告)号：KR1019980067033A

公开(公告)日：1998-10-15

申请号：KR1019970002878

申请日：1997-01-30

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L21/76

Abstract: 본 발명에 개시된 더미 패턴 배치 방법 및 형성 방법은 더미 패턴이 없어도 디슁 현상이 발생하지 않을 정도의 좁은 폭을 갖는 트렌치형 소자 분리 영역에는 자동적으로 더미 패턴이 배치되지 않도록 하고, 기판에 주입된 불순물과 동일한 도전형의 불순물을 더미 패턴에 주입하여 불순물층을 형성함으로써 더미 패턴이 기판으로부터 전기적으로 플로팅되지 않도록 하는 것을 특징으로 한다. 본 발명에 의하면, 슬릿 형태의 더미 패턴이 형성되지 않도록 함으로써 더미 패턴의 붕괴에 따른 파티클의 발생을 방지할 수 있고, 더미 패턴이 플로팅(floating)되지 않도록 함으로써 노이즈(noise)의 발생을 감소시킬 수 있다.

公开(公告)号：KR1019970018506A

公开(公告)日：1997-04-30

申请号：KR1019950032966

申请日：1995-09-29

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L27/04

Abstract: 게이트전압에 따라 일정한 캐패시터를 갖는 캐패시터 제조방법에 대해 기재되어 있다. 이는, 반도체기판과 게이트절연막 및 게이트전극으로 이루어진 NMOS 및 PMOS 캐패시터를 구비하는 반도체장치에 있어서, NMOS 캐패시터와 PMOS 캐패시터를 병렬로 연결하는 것을 특징으로 한다. 따라서 게이트의 전압의 변화에 관계없이 일정한 캐패시턴스를 제조할 수 있다.

公开(公告)号：KR1019940006674B1

公开(公告)日：1994-07-25

申请号：KR1019910000136

申请日：1991-01-08

Applicant: 삼성전자주식회사

Inventor： 박재관 ,  박용직

IPC: H01L27/082

Abstract: The base of a bipolar transistor is formed on a non-active region so that area of an emitter is expanded. The semiconductor includes a first conduction type active region (25) formed on a buried layer (22) of a substrate; a non-activated region (23) formed on area except the active region (25), a second conduction type diffusion region (26) formed on the active region (25), and a first conduction type diffusion region (27) formed on the non-activated region (23) and adjacent to the active region (25).

Abstract translation: 双极晶体管的基极形成在非有源区域上，使得发射极的面积扩大。 半导体包括形成在衬底的埋层（22）上的第一导电类型有源区（25） 形成在有源区域（25）以外的区域上的非激活区域（23），形成在有源区域（25）上的第二导电型扩散区域（26）和形成在有源区域（25）上的第一导电型扩散区域 非激活区域（23）并且邻近有源区域（25）。

公开(公告)号：KR1019930009548B1

公开(公告)日：1993-10-06

申请号：KR1019900018052

申请日：1990-11-08

Applicant: 삼성전자주식회사

Inventor： 양원석 ,  박재관

IPC: H01L27/04 ,  H01L21/31

Abstract: This is about the partially flattening method of semiconductor using doping, specially about one which regulates the flattening degree of needed part by doping the unpurified materials differing in doping strength. The method comprises the removing process removing the photo-sensetive material at the conductor part, the process maintaining the photo-sensitive material at the conductor, and the flattening process providing the partial flattening of semiconductor device using doping including the flattening process at the conductor layer in the higher layer than the lower.

Abstract translation: 这是关于使用掺杂的半导体的部分平坦化方法，特别是约一种通过掺杂掺杂强度不同的未纯化材料来调节所需部分的平整度的方法。 该方法包括去除导体部分处的感光材料的去除工艺，保持感光材料在导体处的工艺，以及使用包括导体层处的扁平化工艺的掺杂来提供半导体器件部分平整的平整工艺 在较高层比较低。