-
公开(公告)号：KR1020160074153A
公开(公告)日：2016-06-28
申请号：KR1020140183059
申请日：2014-12-18
Applicant: 삼성전자주식회사
IPC: H01L21/00 , H01L23/528
CPC classification number: G06F17/5072 , G06F17/5081 , H01L21/00 , H01L23/528 , Y10S148/085
Abstract: 반도체설계방법및 설계시스템이제공된다. 반도체장치의설계방법은, 제1 스케일링강화회로레이아웃을포함하는제1 표준셀 레이아웃(layout)을제공하고, 마커층(marker layer)을이용하여제1 표준셀 레이아웃내에포함된제1 스케일링강화회로레이아웃을정의하고, 제1 스케일링강화회로레이아웃을제2 스케일링강화회로레이아웃으로스왑(swap)하여제2 표준셀 레이아웃을설계하고, 제2 표준셀 레이아웃에대해검증(verification)을수행하는것을포함한다.
Abstract translation: 提供一种设计半导体器件的方法和系统。 设计半导体器件的方法包括：提供包括第一刻度加强电路布局的第一标准单元布局的步骤; 通过使用标记层来定义包括在第一标准单元布局中的第一缩放加强电路层的步骤; 通过用第二缩放强化电路布局交换第一缩放加强电路布局来设计第二标准单元布局的步骤; 以及执行第二标准单元布局的验证的步骤。 本发明提供了能够减小半导体器件的尺寸的半导体器件的设计方法和系统。
-
公开(公告)号：KR1020150141777A
公开(公告)日：2015-12-21
申请号：KR1020140070272
申请日：2014-06-10
Applicant: 삼성전자주식회사
IPC: H01L21/768 , H01L21/60
CPC classification number: H01L23/5226 , H01L23/528 , H01L27/0207 , H01L27/088 , H01L27/0886 , H01L27/11807 , H01L2027/11874 , H01L2924/0002 , H01L2924/00
Abstract: 논리셀은기판상의제1 레벨에형성된복수의도전영역과, 기판상의제1 레벨보다높은제2 레벨에서제1 방향으로연장되고, 비아콘택을통해복수의도전영역중에서선택되는제1 도전영역에연결되어있는제1 배선층과, 기판상의제2 레벨보다높은제3 레벨에서제1 방향과교차하는제2 방향으로연장되고, 복수의도전영역중에서선택되는제2 도전영역에연결되어있는제2 배선층과, 제1 배선층과이격된위치에서제2 도전영역으로부터제2 배선층까지연장되어있는딥 비아콘택을포함한다.
Abstract translation: 逻辑单元包括：形成在基板上的第一层上的导电区域; 第一线层，其在比衬底上的第一电平高的第二电平上在第一方向上延伸，并且通过通孔接触连接到在导电区域中选择的第一导电区域; 第二线层，其在与所述第一方向交叉的第二方向上在所述衬底上比所述第二电平高的第三电平上延伸，并且连接到从所述导电区域中选择的第二导电区域; 以及在与第一线层分离的位置从第二导电区延伸到第二线层的深通孔接触。
-
公开(公告)号：KR1020150059574A
公开(公告)日：2015-06-01
申请号：KR1020140042023
申请日：2014-04-08
Applicant: 삼성전자주식회사 , 에이제트 일렉트로닉 머티어리얼스 (룩셈부르크) 에스.에이.알.엘.
CPC classification number: G03F7/0035 , G03F7/0025 , G03F7/0397 , G03F7/091 , G03F7/11 , G03F7/32 , G03F7/40
Abstract: 익스트림 UV 광을이용하는패턴형성방법에있어서, 러프니스와패턴형상의측면에있어서우수한패턴을생성할수 있는상부코팅층형성용조성물이제공되고, 또한이를채용한패턴형성방법이제공된다. 친수성기를갖는그래핀유도체와용매를포함하는상부코팅층형성용조성물; 및레지스트표면위에상기조성물을도포한후, 이를노광및 현상함으로써패턴을형성하는방법이제공된다. 상기조성물은폴리머를더 포함할수 있다.
Abstract translation: 本发明涉及一种使用极紫外光形成图案的方法，并且提供了一种用于形成在粗糙度和图案形状方面能够产生优异图案的顶涂层的组合物，以及形成使用该图案的图案的方法 相同。 本发明包括一种用于形成顶涂层的组合物，其包括石墨烯衍生物和具有亲水基团的溶剂，并且提供了通过在将抗蚀剂涂覆在抗蚀剂表面上后将抗蚀剂层曝光和显影来形成图案的方法 ，其中所述组合物还可以包括聚合物。
-
公开(公告)号：KR1020150042412A
公开(公告)日：2015-04-21
申请号：KR1020130121012
申请日：2013-10-11
Applicant: 삼성전자주식회사
IPC: H01L21/3205 , H01L21/28
CPC classification number: H01L27/11807 , H01L23/535 , H01L23/5384 , H01L27/0207 , H01L29/0649 , H01L2924/0002 , H03K19/1736 , H01L2924/00
Abstract: 반도체소자가제공된다. 복수의로직셀들이제공되는기판및 상기복수의로직셀들내의트랜지스터들이제공된다. 상기트랜지스터들의단자들에접속되는콘택들, 상기콘택들의상면과접하는제 1 비아들; 및상기제 1 비아들의상면과접하는제 1 배선들이제공된다. 상기제 1 배선들은상기제 1 콘택들을통하여상기복수의로직셀들을연결하는공통도전라인을포함하고, 상기제 1 배선들전부는일 방향으로긴 직선(straight line) 형상을갖는다.
Abstract translation: 提供一种半导体器件。 半导体器件包括：其中提供多个逻辑单元的衬底; 多个逻辑单元中的晶体管; 连接到晶体管端子的触点; 第一通孔连接到触点的上表面; 以及连接到第一通孔的上表面的第一布线。 第一布线包括通过第一触点连接多个逻辑单元的公共导线。 所有第一条布线在一个方向上有一条长直线形式。
-
公开(公告)号：KR1020140074673A
公开(公告)日：2014-06-18
申请号：KR1020120142902
申请日：2012-12-10
Applicant: 삼성전자주식회사
IPC: H01L27/105 , H01L21/336
CPC classification number: H01L27/088 , H01L21/76895 , H01L21/823475 , H01L23/485 , H01L27/0207 , H01L2924/0002 , H01L2924/00
Abstract: A semiconductor device is provided. A plurality of transistors including first impurity regions is provided on a substrate. First contacts are extended from the first impurity regions in one direction. At least one long via commonly connecting the adjacent multiple first contacts among the first contacts is provided on the first contacts. A common conductive line is provided on the long via, is extended in the direction intersecting the one direction, and mutually and electrically connects the first impurity regions.
Abstract translation: 提供半导体器件。 包括第一杂质区的多个晶体管设置在基板上。 第一接触从一个方向上的第一杂质区延伸。 在第一触点上设置有至少一个通孔连接第一触点之间的相邻多个第一触点的长通孔。 在长通孔上设置公共导线，沿与一个方向相交的方向延伸，并且相互和电连接第一杂质区。
-
Patent Agency Ranking
公开(公告)号：KR1020140029050A
公开(公告)日：2014-03-10
申请号：KR1020120096707
申请日：2012-08-31
Applicant: 삼성전자주식회사
IPC: H01L21/027
CPC classification number: G06F17/5081 , H01L21/3086 , H01L21/0274 , G03F7/2063
Abstract: Provided is a method of forming a pattern for a double patterning technique applied to a target pattern of any shape. For this, the present invention provides a method of forming a pattern which includes: a step of defining a plurality of pitch violation patterns which corresponds to a region between a plurality of target patterns and touches the target patterns; and a step of forming an initial pattern which is defined by selecting one of a first region and a second region after the pitch violation patterns are divided into a first region and a second region adjacent to the first region.
Abstract translation: 提供一种形成用于任何形状的目标图案的双重图案化技术的图案的方法。 为此，本发明提供一种形成图案的方法，包括：定义多个对应于多个目标图案之间的区域并触摸目标图案的间距违规图案的步骤; 以及在将音调冲突图案分割成与第一区域相邻的第一区域和第二区域之后，形成通过选择第一区域和第二区域中的一个限定的初始图案的步骤。
-
公开(公告)号：KR100639678B1
公开(公告)日：2006-10-30
申请号：KR1020040093731
申请日：2004-11-16
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/56004 , G11C29/56 , G11C2029/5602
Abstract: 본 발명은 테스트 장치를 공개한다. 이 테스트 장치는 반도체 메모리 장치의 출력데이터를 공통 수신하고, 복수개의 스트로브 신호들 각각의 타이밍에 기초하여 상기 출력데이터에 대한 비교값들을 획득하고, 상기 비교값들을 논리합하여 논리합된 비교값을 발생하는 비교부와, 상기 복수개의 스트로브들을 정형화한 후, 상기 복수개의 스트로브들을 상기 비교부에 전달하고, 상기 비교부로부터 출력되는 상기 논리합된 비교값을 분석하여 상기 반도체 메모리 장치의 불량 여부를 확인하는 제어부를 구비하는 것을 특징으로 한다. 따라서 복수개의 스트로브를 통해 가변적인 유효 데이터 발생 구간을 가지는 반도체 메모리 장치를 보다 정확하게 테스트하되, 단 한번의 테스트를 통해 복수개의 스트로브에 의한 비교값들을 획득할 수 있도록 하여 테스트 시간을 획기적으로 감소시켜 준다.
-
公开(公告)号：KR100599054B1
公开(公告)日：2006-07-12
申请号：KR1020010019151
申请日：2001-04-11
Applicant: 삼성전자주식회사
Inventor： 박철홍
IPC: H01L21/027
Abstract: 본 발명은 투과량 조절 마스크 및 그 제조방법에 관한 것으로서, 특히 본 발명은 노광장치를 사용하여 마스크로부터 반도체 기판 상에 집적회로에 대응하는 패턴을 광학적으로 전사하기 위한 마스크에 있어서, 복수의 피쳐들과 더미피쳐들을 포함한다. 상기 피쳐들은 상기 마스크 상에 상기 집적회로를 형성하는 회로요소들에 대응하고, 소정의 최소 치수를 가지고 적어도 하나 이상의 에지들을 포함한다. 상기 더미피쳐들은 복수의 피쳐들의 밀집 에지에서의 광의 세기와 고립 에지에서의 광의 세기가 거의 동일하도록 상기 고립 에지로부터 소정 거리 떨어진 위치에 상기 최소치수의 선폭으로 상기 고립 에지에 나란하게 배열된다. 따라서, 본 발명에서는 고립 에지의 주변 영역에 투과되는 광량을 더미 피쳐들로 조절하여 밀집 에지에서의 광투과량과 매칭시킴으로써 반도체 기판 상에 전사된 밀집 피쳐와 고립 피쳐들의 치수 차이를 줄일 수 있다.
-
公开(公告)号：KR100355032B1
公开(公告)日：2002-10-05
申请号：KR1020010001019
申请日：2001-01-08
Applicant: 삼성전자주식회사
IPC: H01L23/50
CPC classification number: H01L25/105 , H01L2224/32145 , H01L2224/32245 , H01L2224/48091 , H01L2224/4826 , H01L2224/73215 , H01L2225/1005 , H01L2225/1029 , H01L2225/107 , H01L2924/181 , H01L2924/00014 , H01L2924/00 , H01L2924/00012
Abstract: 본발명은고집적패키지메모리장치, 이장치를이용한메모리모듈, 및이 모듈의제어방법을공개한다. 이모듈은소정개수의제어신호인가패드들을각각구비한적어도두 개의제1, 2칩들을내장한패키지를구비하고, 제1, 2칩들각각의소정개수의제어신호인가패드들중제1, 2칩들각각의동작을인에이블하기위한신호가인가되는제1, 2 칩선택신호인가패드들각각에연결된제1, 2 칩선택신호인가핀들을외부적으로구비하는복수개의고집적패키지메모리장치들을전면부와후면부에나누어서구비하고, 제1, 2칩선택신호인가핀들로인가되는제1칩선택신호에응답하여복수개의고집적패키지메모리장치들각각의제1칩들이동시에인에이블되어데이터를입/출력하고, 제2칩선택신호인가핀들로인가되는제2칩선택신호에응답하여복수개의고집적패키지메모리장치들각각의제2칩들및 제2칩들이동시에인에이블되어데이터를입/출력하는것을특징으로한다. 따라서, 내부의칩들이별도로동작을수행함으로써열로인한문제가발생되지않아동작신뢰성이향상될수 있다.
-
公开(公告)号：KR100286101B1
公开(公告)日：2001-03-15
申请号：KR1019990013715
申请日：1999-04-17
Applicant: 삼성전자주식회사
IPC: G11C11/407
CPC classification number: G11C29/46 , G01R31/31813 , G11C2029/5004
Abstract: 본발명은반도체장치의신호발생회로를공개한다. 그회로는 n개의핀들로부터입력되는제1레벨(또는, 제2레벨, 또는, M개의고전압레벨)의신호를버퍼하여버퍼된제2레벨(또는, 제1레벨)과버퍼된제1레벨(또는, 제2레벨)의신호들을각각제1, 2신호들로발생하기위한 n개의버퍼들, n개의핀들중제1핀으로부터인가되는고전압을감지하여정상및 테스트모드를구별하기위한모드설정신호를발생하는모드설정신호발생회로, 제2부터제n까지의핀들로부터각각인가되는 M개의고전압레벨의신호를각각감지하여 M개의고전압검출신호들을발생하기위한 n-1개그룹의 M개의고전압검출기들, 제2부터제n까지의핀들에연결된 n-1개의버퍼들로부터의제1, 2신호와 n-1개그룹의 M개의고전압검출회로들로부터의고전압검출신호를스크램블링하여 2+M개의출력신호들을발생하기위한 n-1개의스크램블회로들로구성되어있다. 따라서, 테스트모드시에는테스터로부터입력핀들로 3가지이상의레벨의신호를인가함에의해서다양한테스트항목에대한테스트를수행할수 있고, 정상모드시에외부의장치로부터 3가지이상의레벨의신호를인가할수 있게된다면적은수의핀수로내부적으로많은수의신호들을발생할수가있으므로칩의크기의감소에따른핀수증가의한계를극복할수 있다.
-
-
-
-
-
-
-
-
-
Search Results
65
records
(took 0.037 seconds)
