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1.发明专利
公开(公告)号：KR102230450B1
公开(公告)日：2021-03-23
申请号：KR1020150037521A
申请日：2015-03-18
Applicant: 삼성전자주식회사
CPC classification number: H01L27/0207 , H01L27/0203 , H01L27/281
Abstract: 반도체 설계 방법 및 설계 시스템이 제공된다. 상기 반도체 장치의 설계 방법은, 액티브 영역(active region)과 더미 영역(dummy region)을 포함하는 표준 셀 레이아웃(layout)을 제공하고, 상기 액티브 영역 내의 제1 액티브 핀과 제2 액티브 핀 사이의 제1 핀 피치(fin pitch) 및 상기 더미 영역 내의 제1 더미 핀과 제2 더미 핀 사이의 제2 핀 피치를 결정하고, 상기 제1 및 제2 핀 피치를 이용하여, 상기 액티브 영역 내에 상기 제1 및 제2 액티브 핀과, 상기 더미 영역 내에 상기 제1 및 제2 더미 핀이 배치되도록 설계하고, 상기 표준 셀 레이아웃에 대해 검증(verification)을 수행하는 것을 포함한다.
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公开(公告)号：KR1020170059364A
公开(公告)日：2017-05-30
申请号：KR1020160048379
申请日：2016-04-20
Applicant: 삼성전자주식회사
IPC: H01L29/772 , H01L29/423 , H01L29/51 , H01L29/06
Abstract: 본발명은반도체소자및 이의제조방법에관한것으로, 더욱상세하게는활성패턴을포함하는기판; 상기활성패턴을가로지르는게이트전극들; 상기게이트전극들사이의상기활성패턴내에배치된불순물영역들; 적어도하나의상기불순물영역들과전기적으로연결되는활성콘택; 적어도하나의상기게이트전극들과전기적으로연결되는게이트콘택; 및상기불순물영역들및 상기게이트전극들중 적어도하나와전기적으로연결되는도전구조체를포함한다. 상기활성콘택의상면, 상기게이트콘택의상면, 및상기도전구조체의상면은서로공면을이루며, 상기도전구조체의제1 부분의바닥면의높이는, 상기활성콘택의바닥면및 상기게이트콘택의바닥면보다더 높다.
Abstract translation: 本发明是一种有源基板包括涉及一种半导体器件及其制造方法，并且更特别的图案; 栅极横跨有源图案; 以栅电极之间的有源图案布置的杂质区域; 电连接到至少一个所述杂质区的有源触点; 栅极接触件，电连接到至少一个栅极电极; 并且导电结构电连接至杂质区和栅电极中的至少一个。 的上表面，并且所述顶表面的所述导电结构的上表面上，该有源接触的栅极接触是使用共面彼此形成，该导电结构，所述底表面的所述第一部分的底表面和底部比所述有源接触的栅极接触的棉花的高度 更高。
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公开(公告)号：KR1020160024341A
公开(公告)日：2016-03-04
申请号：KR1020140178630
申请日：2014-12-11
Applicant: 삼성전자주식회사
IPC: H01L29/78
CPC classification number: H01L29/7831
Abstract: 본발명에따른반도체소자는, 제1 방향으로연장되고상기제1 방향에교차하는제2 방향으로서로이격되는제1 게이트구조체및 제2 게이트구조체, 상기제1 방향으로연장되고상기제1 및제2 게이트구조체들사이에제공되는제3 게이트구조체, 상기제1 게이트구조체에연결되고상기제2 방향에따른제1 폭을갖는제1 콘택, 상기제2 게이트구조체에연결되고상기제2 방향에따른제2 폭을갖는제2 콘택, 및상기제3 게이트구조체에연결되고상기제2 방향에따른제3 폭을갖는제3 콘택을포함한다. 상기제1 콘택, 상기제2 콘택, 및상기제3 콘택은상기제2 방향을따라서로정렬되어하나의열을이룬다. 상기제1 폭및 상기제2 폭은상기제3 폭보다크다.
Abstract translation: 根据本发明，半导体器件包括：第一和第二栅极结构在第一方向上延伸并且在与第一方向相交的第二方向上彼此间隔开; 第三栅极结构，其在所述第一方向上延伸并且设置在所述第一和第二栅极结构之间; 连接到第一栅极结构并且在第二方向上具有第一宽度的第一接触; 连接到第二栅极结构并且在第二方向上具有第二宽度的第二触点; 以及连接到第三栅极结构并且在第二方向上具有第三宽度的第三触点。 第一，第二和第三触点可以在第二方向上彼此对准以构成一行。 第一和第二宽度可以大于第三宽度。
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公开(公告)号：KR1020160011562A
公开(公告)日：2016-02-01
申请号：KR1020150003466
申请日：2015-01-09
Applicant: 삼성전자주식회사
IPC: H01L23/00 , H01L25/07 , H01L25/065
CPC classification number: H01L24/01 , H01L25/0657 , H01L25/074
Abstract: 본개시는적어도하나의셀을포함하는집적회로에관한것으로서, 적어도하나의셀은, 제1 방향으로연장되고제1 방향에수직인제2 방향을따라서로평행하게배치되는복수의도전라인들, 복수의도전라인들중 적어도하나의도전라인의양 옆에각각배치되는제1 컨택들및 적어도하나의도전라인및 제1 컨택들의상부에배치되고, 적어도하나의도전라인및 제1 컨택들에전기적으로연결되어하나의노드를형성하는제2 컨택을포함한다.
Abstract translation: 本发明涉及包括至少一个电池的集成电路。 所述至少一个单元包括：沿着第一方向延伸并沿着垂直于所述第一方向的第二方向彼此平行布置的多条导线，所述第一触头分别布置在至少一个导电 多条导线之间的线; 以及布置在所述至少一个导线和所述第一触点的上部上的第二触点，并且通过电连接到所述至少一个导线和所述第一触点而形成一个节点。
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公开(公告)号：KR1020170027241A
公开(公告)日：2017-03-09
申请号：KR1020150162674
申请日：2015-11-19
Applicant: 삼성전자주식회사
IPC: H01L29/772 , H01L29/78 , H01L27/092
Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자에관한것으로, 더욱상세하게는제1 활성영역및 제2 활성영역을갖는기판, 상기제1 및제2 활성영역들은서로다른도전형을갖고서로제1 방향으로이격되며; 상기제1 및제2 활성영역들을가로지르며상기제1 방향으로연장되는게이트전극들; 상기제1 활성영역의상부에제공되며상기제1 방향으로연장되는제1 얕은분리패턴; 및상기제2 활성영역의상부에제공되며상기제1 방향으로연장되는깊은분리패턴을포함한다. 상기제1 얕은분리패턴과상기깊은분리패턴은상기제1 방향으로나란히배치되고, 상기깊은분리패턴은상기제2 활성영역을제1 영역및 제2 영역으로양분한다.
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公开(公告)号：KR1020160034167A
公开(公告)日：2016-03-29
申请号：KR1020150030512
申请日：2015-03-04
Applicant: 삼성전자주식회사
CPC classification number: H01L22/20 , H01L27/0611 , H01L2224/0612
Abstract: 본발명의실시예에따른교차연결구조(Cross Coupled Constructure)를갖는반도체장치의레이아웃검증방법은, 제 1 타입및 제 2 타입의교차연결구조를갖는복수의표준셀들을상기반도체장치의기판상에형성하는단계, 상기복수의표준셀들중에서상기제 1 타입의교차연결구조가활성화되는복수의제 1 인버터들을형성하고, 상기복수의표준셀들중에서상기제 2 타입의교차연결구조가활성화되는복수의제 2 인버터들을형성하는단계, 그리고상기복수의제 1 인버터들또는상기복수의제 2 인버터들의신호지연의크기를측정하여제 1 타입의교차연결구조또는상기제 2 타입의교차연결구조의전기적특성을추정하는단계를포함한다.
Abstract translation: 根据本发明的实施例，具有交叉耦合结构的半导体器件的布局验证方法包括以下步骤：在半导体器件的衬底上形成具有第一和第二类型交叉耦合结构的多个标准单元; 形成多个第一反相器，其中所述第一类型交叉耦合结构在所述多个标准单元中被激活;以及多个第二反相器，其中所述第二类型交叉耦合结构在所述多个标准单元中被激活; 以及通过测量所述多个第一反相器或所述多个第二反相器的信号延迟的大小来估计所述第一类型交叉耦合结构或所述第二类型交叉耦合结构的电特性。
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公开(公告)号：KR1020160012883A
公开(公告)日：2016-02-03
申请号：KR1020150016179
申请日：2015-02-02
Applicant: 삼성전자주식회사
IPC: H01L27/092 , H01L21/8238
CPC classification number: H01L27/0922 , H01L21/8238
Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자의제조방법에관한것으로, 보다구체적으로기판내에 PMOSFET 영역과 NMOSFET 영역을정의하는것; 제1 및제2 게이트전극들을형성하는것, 상기제1 및제2 게이트전극들은서로평행하게연장되면서상기 PMOSFET 영역과상기 NMOSFET 영역을가로지르고; 상기제1 및제2 게이트전극들을덮는층간절연막을형성하는것; 상기층간절연막을패터닝하여, 상기제1 게이트전극상에제1 서브콘택홀을형성하는것, 평면적관점에서상기제1 서브콘택홀은상기 PMOSFET 및 NMOSFET 영역들사이에위치하고; 및상기층간절연막을패터닝하여, 상기제2 게이트전극의상면을노출하는제1 게이트콘택홀을형성하는것을포함할수 있다. 이때, 상기제1 서브콘택홀 및상기제1 게이트콘택홀은서로연결되어하나의연통홀(communicating hole)을이룰수 있다.
Abstract translation: 本发明涉及一种用于制造包括场效应晶体管的半导体器件的方法，具体包括以下步骤：在衬底中限定PMOSFET区域和NMOSFET区域; 形成第一和第二栅电极; 形成层间绝缘膜，所述层间绝缘膜具有与所述PMOSFET区域和所述NMOSFET区域交叉的所述第一和第二栅电极并行延伸并覆盖所述第一和第二栅电极; 通过图案化层间绝缘膜在第一栅电极上形成第一子接触孔; 以及通过对所述层间绝缘膜进行构图而形成暴露所述第二栅极电极的上表面的第一栅极接触孔，而所述第一子接触孔位于所述PMOSFET和NMOSFET区域之间。 这里，第一子接触孔和第一栅极接触孔被连接以形成单个连通孔。 本发明的目的在于提供半导体装置的制造方法，简化制造工序，提高集成度。
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公开(公告)号：KR102253496B1
公开(公告)日：2021-05-20
申请号：KR1020150016179
申请日：2015-02-02
Applicant: 삼성전자주식회사
IPC: H01L21/8238 , H01L27/092
Abstract: 본발명은전계효과트랜지스터를포함하는반도체소자의제조방법에관한것으로, 보다구체적으로기판내에 PMOSFET 영역과 NMOSFET 영역을정의하는것; 제1 및제2 게이트전극들을형성하는것, 상기제1 및제2 게이트전극들은서로평행하게연장되면서상기 PMOSFET 영역과상기 NMOSFET 영역을가로지르고; 상기제1 및제2 게이트전극들을덮는층간절연막을형성하는것; 상기층간절연막을패터닝하여, 상기제1 게이트전극상에제1 서브콘택홀을형성하는것, 평면적관점에서상기제1 서브콘택홀은상기 PMOSFET 및 NMOSFET 영역들사이에위치하고; 및상기층간절연막을패터닝하여, 상기제2 게이트전극의상면을노출하는제1 게이트콘택홀을형성하는것을포함할수 있다. 이때, 상기제1 서브콘택홀 및상기제1 게이트콘택홀은서로연결되어하나의연통홀(communicating hole)을이룰수 있다.
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公开(公告)号：KR101958421B1
公开(公告)日：2019-03-14
申请号：KR1020150003466
申请日：2015-01-09
Applicant: 삼성전자주식회사
IPC: H01L27/118 , H01L27/02 , H01L27/092
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