-
公开(公告)号：KR1019990061336A
公开(公告)日：1999-07-26
申请号：KR1019970081594
申请日：1997-12-31
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 본 발명에 의한 반도체 소자의 다층 패드 및 그 제조방법은, 반도체 기판 상의 소정 부분에 형성된 하부 도전성 패드와, 상기 하부 도전성 패드를 포함한 상기 기판 상에 형성되며, 상기 하부 도전성 패드의 표면이 소정 부분 노출되도록 와이드 비어 홀이 구비된 층간 절연막 및, 도전성막을 사이에 두고, 상기 하부 도전성 패드와 연결되도록 와이드 비어 홀을 포함한 상기 층간 절연막 상의 소정 부분에 형성된 상부 도전성 패드로 이루어져, 상부 도전성 패드 자체의 두께가 그 하부에 형성된 도전성막의 두께 만큼 더 두꺼워진 효과를 얻을 수 있게 되므로, 웨이퍼 프로빙시 또는 와이어 본딩시에 도전성 패드에 스트레스가 가해지더라도 도전성 패드에 크랙이 발생하는 것을 막을 수 있게 된다.
-
公开(公告)号：KR1019990048276A
公开(公告)日：1999-07-05
申请号：KR1019970066924
申请日：1997-12-09
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명에 의한 다층 패드를 구비한 반도체 소자 및 그 제조방법은, 제 1 내지 제 4 도전성 패드가 서로 평행하게 배치되고, 각 도전성 패드 사이에는 비어 홀이 구비된 층간 절연막이 형성되어 있어, 상기 비어 홀 내에 충진된 도전성 플러그에 의해 제 1 내지 제 4 도전성 패드가 서로 전기적으로 접속되는 구조를 갖는 반도체 소자의 다층 패드에 있어서, 파이널 도전성 패드와 바로 이전에 형성된 도전성 패드가 그 사이의 층간 절연막에 구비된 와이드 비어 홀에 내에서 직접적으로 콘택되도록 이루어져, 와이어 본딩시나 제품의 특성 테스트를 위한 프로빙시 미케니컬 스트레스(mechanicalstress)에 의해 야기되는 층간 절연막의 크랙 발생을 최소화할 수 있게 되므로, 소자 단품의 품질 향상을 기할 수 있게 된다.
-
Patent Agency Ranking
公开(公告)号：KR100135844B1
公开(公告)日：1998-04-29
申请号：KR1019940010094
申请日：1994-05-09
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 반도체 장치의 다층배선 형성방법이 개시되어 있다. 제 1 금속층상에 캐핑층 및 층간 절연막을 형성하고, 상기 층간 절연막과 캐핑층의 일부를 남기고 제거하여 비아 홀을 형성하고, 상기 비아 홀 내부와 상기 층간 절연막 상에 제 2 금속층을 형성한다. 상기 캐핑층의 일부를 전류시킴으로서 제 1 금속층의 부식현상이나 기공형성을 방지하여 공정을 단순화하고 제조 경비를 절감할 수 있으며, 제 1 알루미늄층의 결함 발생을 방지할 수 있다.
-
公开(公告)号：KR1019970053431A
公开(公告)日：1997-07-31
申请号：KR1019950057134
申请日：1995-12-26
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 버즈비(Bird's Beak)현상을 최소화하기 위한 반도체 장치의 SBB(Small Bird's Beak) 소자분리(lsolation) 방법에 관한 것이다.
반도체 기판에 패드 산화막과 절연막을 차례로 증착하는 단계; 상기 절연막을 패터닝하여 비활성 영역을 한정하는 단계; 상기 결과물 상에 비정질 실리콘을 얇게 증착하고 SOG(Silicon On Glass)를 코팅하는 단계; 상기 비정질 실리콘이 드러날 때까지 상기 SOG를 에치 백(Etch Back)하는 단계; 상기 노출된 비정질 실리콘을 식각하고 상기 SOG를 식각하는 단계; 및 상기 결과물에 산화 공정을 실시한 후 상기 절연막과 패드 산화막을 차례로 제거하는 단계를 포함한다.-
公开(公告)号：KR1019970018579A
公开(公告)日：1997-04-30
申请号：KR1019950031790
申请日：1995-09-26
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
Abstract: 본 발명은 제1폴리실리콘막과 제2폴리실리콘막을 브리지 없이 연결하여 홀형태의 스토리지 노드를 형성하여 줌으로써 소자의 특설저하없이 고집적이 가능한 반도체 소자의 캐패시터의 제조방법에 관한 것이다. 발명의 반도체 장치의 캐패시터의 제조방법은 반도체 기판상에 층간 절연막과 식각저지층을 순차 형성하는 공정과, 층간 절연막과 식각저지층을 식각하여 스토리지 노드 콘택을 형성하는 공정과, 기판 전면에 제1플리실리코막을 형성하고, 식각하는 공정과, 기판전면에 절연막을 형성하고 식각하여 제1플리실리콘막상부에 개구부를 형성하는 공정과, 제1플리실리콘막을 포함한 기판전면에 제2폴리실리콘막을 형성하는 공정과, 제2플리실리콘막을 식각하여 제1플리실리콘막의 상부에 남겨두는 공정과, 남아있는 절연막을 제거하여 제1플리실리콘막과 제2플리실리콘막으로 된 스토리지 노드를 형성하는 공정과, 스토리지 노드의 표면상에 유전체막을 형성하는 공정과, 유전체막상에 플레이트 전극을 형성하는 공정을 포함한다.
-
公开(公告)号：KR1019970018572A
公开(公告)日：1997-04-30
申请号：KR1019950031085
申请日：1995-09-21
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 반도체 메모리장치의 커패시터 제조방법에 개시되어 있다. 반도체기판상에 제1절연층, 식각저지층, 및 제2절연층을 차례로 형성하고, 상기 제2절연층 상에 스토리지 전극 패턴을 형성한 다음, 상기 제2절연층의 일부를 등방성 식각한다. 이어서, 상기 결과물 상에 제2도전층을 형성하고, 상기 결과물을 이방성식각한 다음, 상기 제2절연층을 제거하여 상기 스토리지 전극 패턴 및 제2도전층을 구비하는 스토리지 전극을 형성한다. 따라서 커패시터의 유효면적을 증가시킬 수 있다.
-
公开(公告)号：KR1019950034691A
公开(公告)日：1995-12-28
申请号：KR1019940010094
申请日：1994-05-09
Applicant: 삼성전자주식회사
IPC: H01L21/768
Abstract: 반도체 장치의 다층배선 형성방법이 개시되어 있다. 제1금속층 상에 캐핑층 및 층간 절연막을 형성하고, 상기 층간절연막과 캐핑층의 일부를 남기고 제거하여 비아 홀을 형성하고, 상기 비아 홀 내부와 상기 층간 절연막 상에 제2금속층을 형성한다. 상기 캐피층의 일부를 잔류시킴으로서 제1금속층의 부식현상이나 기공형성을 방지하여 공정을 단순화하고 제조 경비를 절감할 수 있으며, 제1알루미늄층의 결함 발생을 방지할 수 있다.
-
-
-
-
-
-
Search Results
57
records
(took 0.02 seconds)
