公开(公告)号：KR100521351B1

公开(公告)日：2005-10-12

申请号：KR1019990044571

申请日：1999-10-14

Applicant: 삼성전자주식회사

Inventor： 이영철 ,  송민규 ,  표정렬 ,  김수경

IPC: G06F7/50

Abstract: 본 발명의 전가산기 회로는 구동능력을 향상시키기 위해 앞단에는 CMOS 로직을 사용하였고, 빠른 데이터 전달을 위해 출력단에는 전송 게이트들을 사용하였다. 본 발명의 전가산기는 단일-레일의 구조와 유사하나, 반전된 입력 신호들이 필요없는 단일 입력을 사용하였다. 따라서, 본 발명의 전가산기 회로는 이중-레일(CPL)의 장점인 빠른 동작 속도를 가지면서 단일-레일(LEAP)의 장점인 저전력과 고집적도를 갖는다.

公开(公告)号：KR1020010046895A

公开(公告)日：2001-06-15

申请号：KR1019990050853

申请日：1999-11-16

Applicant: 삼성전자주식회사

Inventor： 조기선 ,  송민규 ,  표정렬 ,  김수경

IPC: H03M7/04

CPC classification number: H03M7/165 ,  H03M13/6502

Abstract: PURPOSE: A decoder is provided to work at a high speed and consume low power and to be used to make a simple thermometer code decoder, decoding N input signals into M(2¬N) bit output signals. CONSTITUTION: The decoder circuit(10) includes a converter of thermometer code for high level signal(12), a converter of thermometer code for low level signal(14) and a logic circuit(16). The converter of thermometer code for high level signal(12) receives and converts the three high level signals(IN5,IN4,In3) of the six input signals into thermometer code of seven bit signals(MSB1-MSB7). The converter of thermometer code for low level signal(14) receives and converts the three low level signals(IN2,IN1,IN0) into thermometer code of seven bit signals(LSB1-LSB7). The logic circuit(16) receives and combines the signals(MSB1-MSB7,LSB1-LSB7) from the first and second converters of thermometer code(12,14) and produces 64 bit decoded signals(OUT0-OUT63).

Abstract translation: 目的：提供解码器高速工作并消耗低功耗，并用于制作简单的温度计代码解码器，将N个输入信号解码为M（2NN）位输出信号。 构成：解码器电路（10）包括用于高电平信号（12）的温度计代码转换器，用于低电平信号（14）的温度计代码转换器和逻辑电路（16）。 用于高电平信号（12）的温度计代码转换器将六个输入信号的三个高电平信号（IN5，IN4，In3）接收并转换成七位信号（MSB1-MSB7）的温度计代码。 低电平信号（14）的温度计代码转换器接收并将三个低电平信号（IN2，IN1，IN0）转换为7位信号（LSB1-LSB7）的温度计代码。 逻辑电路（16）接收来自温度计代码（12,14）的第一和第二转换器的信号（MSB1-MSB7，LSB1-LSB7）并产生64位解码信号（OUT0-OUT63）。

公开(公告)号：KR100252478B1

公开(公告)日：2000-04-15

申请号：KR1019970018021

申请日：1997-05-09

Applicant: 삼성전자주식회사

Inventor： 박재진 ,  이호영 ,  송민규

IPC: H03M1/10

Abstract: PURPOSE: A method for evaluating amplifier offset of an analog-digital converter is provided which evaluates a degree of generation of the offset in digital values in order to remove the amplifier offset of the analog-digital converter adapted for high-speed signal processing circuits. CONSTITUTION: The first reference voltage applied to the non-inverted input port of an amplifier(18) for evaluating offset is simultaneously applied to the inverted input port of the offset amplifier, and the first reference voltage is supplied to the inverted input port of each of upper and lower offset evaluating amplifiers(16,20). The offset of the offset amplifier is evaluated based on the levels of voltages obtained by dividing the output voltages of the three amplifiers by the voltage division resistors connected between the upper amplifier and the offset amplifier and between the offset amplifier and the lower amplifier.

Abstract translation: 目的：提供一种用于评估模拟数字转换器的放大器偏移的方法，其评估数字值中的偏移量的产生程度，以便去除适用于高速信号处理电路的模拟数字转换器的放大器偏移。 构成：施加到用于评估偏移的放大器（18）的非反相输入端口的第一参考电压被同时施加到偏移放大器的反相输入端口，并且第一参考电压被提供给每个的反相输入端口 的上和下偏移评估放大器（16,20）。 基于通过将连接在上放大器和偏移放大器之间以及偏移放大器与下放大器之间的分压电阻器分开三个放大器的输出电压获得的电压的电平来评估偏移放大器的偏移。

公开(公告)号：KR100219553B1

公开(公告)日：1999-09-01

申请号：KR1019960040690

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  손한웅 ,  송민규

IPC: H03M1/00

Abstract: 아날로그/디지탈 변환기가 개시된다. 그 변환기는, 기준 전압과 공급 전압 사이에 직렬로 연결되는 저항열과, 적어도 하나 이상의 비교기들 및 입력한 비교기들의 출력을 논리조합하여 디지탈 신호를 출력하는 디지탈 논리 회로를 구비하고, 각 비교기는 양의 입력단자로 입력한 아날로그 신호의 크기에 상응하여 변하는 출력 임피던스를 갖는 트랜지스터들을 이용하여 크기를, 음의 입력단자로 입력되는 저항열에서 서로 인접하여 연결된 저항들 사이에 비교 기준 전압의 레벨과 비교하고, 비교된 결과를 출력하는 것을 특징으로 하고, 트랜지스터의 출력 임피던스를 이용한 비교기를 사용하여, 각 비교기에서 소비되는 정적인 전류(bias current)를 억제함으로서, 전력을 적게 소모하고, 집적회로로 구현시 칩의 면적을 줄이는 효과가 있다.

公开(公告)号：KR100175279B1

公开(公告)日：1999-04-01

申请号：KR1019960010133

申请日：1996-04-04

Applicant: 삼성전자주식회사

Inventor： 김성원 ,  송민규 ,  조율호 ,  강근순

IPC: G11C7/00

CPC classification number: H03K19/00361

Abstract: 본 발명은 종래와 동일한 출력구동신호의 출력시간과 구동능력을 갖으면서 입력에 대한 출력 구형파의 에지부분을 라운딩시켜 스위칭전류의 스파이크 크기를 감소시키고, 이에 따라 스위칭 잡음을 감소시킬 수 있는 CMOS 출력버퍼회로에 관한 것이다.
본 발명은 입력단에 인가되는 입력신호에 따라서 출력단에 연결된 출력패드를 구동시켜 주기 위한 출력구동신호를 발생하는 CMOS 출력버퍼회로에 있어서, 입력단에 인가되는 입력신호와 인에이블단자에 인가되는 인에이블신호를 입력하여 각각 제1초기구동신호와 제2초기구동신호를 발생하는 입력부와, 상기 입력부로부터 출력되는 제1초기구동신호와 출력구동신호를 입력하여 다수의 제1순차구동신호 및 다수의 제2순차구동신호를 순차적으로 소정시간마다 발생하는 콘트롤부와, 상기 입력부로부터 인가되는 제1초기구동신호 및 제2초기구동신호에 의해 초기구동되고, 상기 콘드롤부로부터 순차적으로 소정시간마다 각각 인가되는 다수의 제1 및 제2순차구동신호에 의해 순차구동되어 출력구동신호를 발생하는 메인 버퍼부를 포함한다.

公开(公告)号：KR100175055B1

公开(公告)日：1999-04-01

申请号：KR1019960016262

申请日：1996-05-15

Applicant: 삼성전자주식회사

Inventor： 송민규 ,  홍성열 ,  손한웅 ,  강근순

IPC: H03K19/00

Abstract: 본 발명은 디지탈 논리회로를 위한 레벨 복원 회로를 공개한다.
레벨이 감쇄된 채 디지탈 논리회로로부터 출력되는 상보적인 제1출력 및 제2출력의 감쇄된 레벨을 복원하여 출력하는 그 회로는, 제1출력을 입력하여 반전하고, 반전된 제1출력을 제2출력의 레벨 복원된 신호로서 출력하는 제1인버터와, 제2출력을 입력하여 반전하고, 반전된 제2출력을 제1출력의 레벨 복원된 신호로서 출력하는 제2인버터와, 제1출력에 응답하여 제1인버터의 출력을 제2인버터의 입력에 전달하는 제1전달수단 및 제2출력에 응답하여 제2인버터의 출력을 제1인버터의 입력에 전달하는 제2전달수단을 구비하는 것을 특징으로 하고, 전력*지연시간*면적의 값이 종래의 어느 레벨 복원 회로보다 적은 효과가 있다.

公开(公告)号：KR100155946B1

公开(公告)日：1998-12-15

申请号：KR1019960017206

申请日：1996-05-21

Applicant: 삼성전자주식회사

Inventor： 박재진 ,  송민규

IPC: H03F3/00

Abstract: 본 발명은 증폭회로를 공개한다. 입력신호를 증폭하여 출력하며 제1출력 오프셋을 가지는 적어도 하나의 연산 증폭기를 포함하고, 제1출력 오프셋을 제거하는 기능을 가진 그 증폭 회로는, 제1출력 오프셋과 동일한 제2출력 오프셋을 가지며, 입력신호를 증폭 또는 버퍼링하여 출력하는 오프셋 제거용 연산 증폭기와, 오프셋 제거용 연산 증폭기의 출력을 제1출력오프셋이 증폭되는 정도로 증폭하여 출력하는 증폭수단 및 증폭수단의 출력과 연산 증폭기의 출력을 연산하여 출력하는 연산수단을 구비하고, 제1출력 오프셋과 제2출력 오프셋은 서로 중첩을 이용하여 상살되는 것을 특징으로 하고, 공정상의 변화등에 영향을 받지 않고 출력 오프셋을 완전히 제거시키는 효과가 있다.

公开(公告)号：KR1019980025754A

公开(公告)日：1998-07-15

申请号：KR1019960043994

申请日：1996-10-04

Applicant: 삼성전자주식회사

Inventor： 김성원 ,  송민규

IPC: H03L7/00

Abstract: 주파수 천이(frequency hopping) 기술을 채택한 위상 동기 루프(PLL:Phase Locked Loop) 및 그의 동작 방법이 개시된다. 이 PLL은, 입력 펄스 신호와 궤환 펄스 신호의 상향 및 하향 위상차를 검출하고, 검출된 상향 및 하향 위상차 신호들을 출력하는 위상 검출 수단과, 상향 및 하향 위상차신호들에 응답하여 싱크 또는 소싱되는 정전류를 선택적으로 출력하는 전하 펌핑 수단과, 정전류의 저역 성분을 필터링하고, 필터링된 값을 제어전압으로서 출력하는 루프 필터와, 입력한 입력 펄스 신호의 주파수에 상응하는 전압을 출력하는 주파수/전압 변환 수단과, 주파수/전압 변환수단으로부터 출력되는 전압과 제어전압을 가산하여 출력하는 가산수단 및 가산수단으로부터 출력되는 전압에 응답하여 발진되는 주파수를 갖는 궤환 펄스 신호를 출력하는 전압 제어 발진 수단을 구비하는 것을 특징으로 하고, 풀-인 프로세서의 속도가 개선되는 효과가 있다.

公开(公告)号：KR1019980021743A

公开(公告)日：1998-06-25

申请号：KR1019960040690

申请日：1996-09-18

Applicant: 삼성전자주식회사

Inventor： 강근순 ,  손한웅 ,  송민규

IPC: H03M1/00

Abstract: 아날로그/디지탈 변환기가 개시된다. 그 변환기는, 기준 전압과 공급 전압 사이에 직렬로 연결되는 저항열과, 적어도 하나 이상의 비교기들 및 입력한 비교기들의 출력을 논리조합하여 디지탈 신호를 출력하는 디지탈 논리 회로를 구비하고, 각 비교기는 양의 입력단자로 입력한 아날로그 신호의 크기에 상응하여 변하는 출력 임피던스를 갖는 트랜지스터들을 이용하여 크기를, 음의 입력단자로 입력되는 저항열에서 서로 인접하여 연결된 저항들 사이에 비교 기준 전압의 레벨과 비교하고, 비교된 결과를 출력하는 것을 특징으로 하고, 트랜지스터의 출력 임피던스를 이용한 비교기를 사용하여, 각 비교기에서 소비되는 정적인 전류(bias current)를 억제함으로서, 전력을 적게 소모하고, 집적회로로 구현시 칩의 면적을 줄이는 효과가 있다.

公开(公告)号：KR1019970077965A

公开(公告)日：1997-12-12

申请号：KR1019960017206

申请日：1996-05-21

Applicant: 삼성전자주식회사

Inventor： 박재진 ,  송민규

IPC: H03F3/00

Abstract: 본 발명은 증폭회로를 공개한다. 입력신호를 증폭하여 출력하며 제 1 출력 오프셋을 가지는 적어도 하나의 연산 증폭기를 포함하고, 제 1 출력 오프셋을 제거하는 기능을 가진 그 증폭회로는, 제 1 출력 오프셋과 동일한 제 2 출력 오프셋을 가지며, 입력신호를 증폭 또는 버퍼링하여 출력하는 오프셋 제거용 연산 증폭기와, 오프셋 제거용 연산 증폭기의 출력을 제 1 출력 오프셋이 증폭되는 정도로 증폭하여 출력하는 증폭 수단 및 증폭 수단의 출력과 연산 증폭기의 출력을 연산하여 출력하는 연산수단을 구비하고, 제 1 출력 오프셋과 제 2 출력 오프셋은 서로 중첩을 이용하여 상실되는 것을 특징으로 하고, 공정 상의 변화 등에 영향을 받지 않고 출력 오프셋을 완전히 제거시키는 효과가 있다.