公开(公告)号：KR1020070067962A

公开(公告)日：2007-06-29

申请号：KR1020050129538

申请日：2005-12-26

Applicant: 삼성전자주식회사

Inventor： 박상진 ,  어기한 ,  이주형 ,  이명우 ,  정동진

IPC: H05B33/10

CPC classification number: H01L27/3206 ,  H01L27/3246 ,  H01L51/5036 ,  H01L51/56

Abstract: An organic electro-luminescence display device and a manufacturing method thereof are provided to reduce manufacturing time by simultaneously forming light emitting layers on main and sub-display regions. A shadow mask is arranged on a substrate. A width of a transparent region of the shadow mask corresponding to sub-pixels is greater than the width of the transparent region corresponding to main pixels by 3 to 4 times. Red light emitting layers are formed on the main and sub-pixels on the substrate by using the shadow mask. The shadow mask is shifted by a sum of widths of four main pixels. Green light emitting layers are formed on the main and sub-pixels on the substrate by using the shadow mask. The shadow mask is shifted by the sum of widths of four main pixels. Blue light emitting layers are formed on the main and sub-pixels by using the shadow mask.

Abstract translation: 提供一种有机电致发光显示装置及其制造方法，通过在主显示区域和副显示区域同时形成发光层来缩短制造时间。 荫罩布置在基板上。 对应于子像素的荫罩的透明区域的宽度比对应于主像素的透明区域的宽度大3〜4倍。 通过使用荫罩在基板上的主像素和子像素上形成红色发光层。 荫罩被四个主要像素的宽度相加。 通过使用荫罩在基板上的主像素和子像素上形成绿色发光层。 荫罩被四个主要像素的宽度相加。 通过使用荫罩在主像素和子像素上形成蓝色发光层。

公开(公告)号：KR100428790B1

公开(公告)日：2004-04-28

申请号：KR1020020006192

申请日：2002-02-04

Applicant: 삼성전자주식회사

Inventor： 남상돈 ,  이규만 ,  김현호 ,  정동진 ,  김기남

IPC: H01L27/105

Abstract: PURPOSE: A ferroelectric memory device having an extended plate line and a method for fabricating the same are provided to maximize a contact area between a plate line and an upper electrode and improve an insulating characteristic between the plate line and a main word line. CONSTITUTION: An isolation layer(53) is formed on a semiconductor substrate(51). A plurality of insulated gate electrodes(57) are formed across the isolation layer(53). An active region is divided into one common drain region(61d) and two source regions(61s). A lower interlayer dielectric(74) is deposited on a whole surface of the above structure. A plurality of contact plugs(75) are connected with the source regions(61s). A ferroelectric capacitor(82) is arranged on the whole surface of the above structure. The ferroelectric capacitor(82) includes a lower electrode(77), a ferroelectric layer pattern(79), and an upper electrode(81). An insulating layer pattern(85a) are formed on a gap region between the ferroelectric capacitors(82). A local plate line(87) is formed on the ferroelectric capacitor(82) and the insulating layer pattern(85a). The first and the second upper interlayer dielectric(89,93) are deposited thereon. A main word line(91) is inserted between the first and the second upper interlayer dielectric(89,93). A main plate line(97) is connected with the local plate line(87) through a slit type via hole(95).

Abstract translation: 目的：提供一种具有扩展板线的铁电存储器件及其制造方法，以使板线与上电极之间的接触面积最大化并且改善板线与主字线之间的绝缘特性。 构成：隔离层（53）形成在半导体衬底（51）上。 隔离层（53）上形成多个绝缘栅电极（57）。 有源区被分成一个公共漏极区（61d）和两个源极区（61s）。 在上述结构的整个表面上沉积下层间电介质（74）。 多个接触塞（75）与源极区（61s）连接。 在上述结构的整个表面上设置铁电电容器（82）。 铁电电容器82包括下电极77，铁电层图形79和上电极81。 在铁电电容器（82）之间的间隙区域上形成绝缘层图形（85a）。 局部板线（87）形成在铁电电容器（82）和绝缘层图案（85a）上。 第一和第二上层间电介质（89,93）沉积在其上。 主字线（91）插入在第一和第二上层间电介质（89,93）之间。 主板线（97）通过狭缝型通孔（95）与局部板线（87）连接。

公开(公告)号：KR100382719B1

公开(公告)日：2003-05-09

申请号：KR1020000049623

申请日：2000-08-25

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L27/105

CPC classification number: H01L28/75 ,  H01L28/55

Abstract: A semiconductor device including a ferroelectric capacitor and manufacturing method thereof are provided. The semiconductor device using a triple layered structure of metal layer/metal oxide layer/metal layer as an electrode of a capacitor is provided. According to the manufacturing method, a conductive plug electrically connected to a semiconductor substrate is formed by penetrating through a first insulating layer on the semiconductor substrate. An adhesive layer is formed on the conductive plug to form a first lower metal layer made of noble metals such as iridium that is electrically connected to the conductive plug and prevents diffusion of oxygen into the conductive plug on the first insulating layer. A conductive lower metal oxide layer is formed on the first lower metal layer, and a second lower metal layer for inducing interface lattice matching is preferably formed of platinum to form a lower electrode layer of a capacitor. A ferroelectric layer is formed of a ferroelectric material such as Pb(Zr1-xTix)O3 (PZT) on the lower electrode layer of a capacitor. A first upper metal layer for inducing interface lattice matching is formed on top of the ferroelectric layer, and a heat treatment is performed above the crystallization temperature of the ferroelectric material to induce interface lattice matching. Then, an upper metal oxide layer may be formed noble metal oxides such as iridium oxide on top of the first upper metal layer, and then a second upper metal layer for preventing diffusion of a material is formed of noble metals such as iridium on top of the upper metal oxide layer to form an upper electrode layer. A second insulating layer is formed on the upper electrode layer and the second insulating layer is patterned to form a wire therein electrically connected to the upper electrode layer.

Abstract translation: 提供了包括铁电电容器的半导体器件及其制造方法。 提供了使用金属层/金属氧化物层/金属层的三层结构作为电容器的电极的半导体器件。 根据该制造方法，通过穿透半导体衬底上的第一绝缘层来形成电连接到半导体衬底的导电插塞。 在导电插塞上形成粘合剂层以形成由贵金属（例如铱）制成的第一下金属层，所述贵金属与导电插塞电连接，并防止氧扩散到第一绝缘层上的导电插塞中。 在第一下金属层上形成导电下金属氧化物层，并且用于引起界面晶格匹配的第二下金属层优选由铂形成以形成电容器的下电极层。 铁电层由电容器的下电极层上的诸如Pb（Zr1-xTix）O3（PZT）的铁电材料形成。 在铁电层顶部形成用于引起界面晶格匹配的第一上金属层，并且在铁电材料的结晶温度以上进行热处理以引起界面晶格匹配。 然后，可以在第一上金属层上形成上金属氧化物层，形成贵金属氧化物例如氧化铱，然后在贵金属的顶部上由贵金属例如铱形成用于防止材料扩散的第二上金属层 上金属氧化物层以形成上电极层。 在上电极层上形成第二绝缘层，并且图案化第二绝缘层以在其中形成电连接到上电极层的导线。

公开(公告)号：KR100309077B1

公开(公告)日：2001-11-01

申请号：KR1019990030398

申请日：1999-07-26

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L27/10

CPC classification number: H01L27/11502 ,  H01L21/31604 ,  H01L21/3162 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: 본발명은다중금속배선을가지는 1T/1C 불휘발성강유전체기억소자및 이를형성하는방법에관한것으로서, 콘택플러그를통해트랜지스터와전기적으로연결되는강유전커패시터를패터닝한 후, 콘택플러그상에형성되는산화방지막이커패시터를덮는확산방지막열처리후 패터닝되기때문에, 확산방지막열처리시상기콘택플러그가산소분위기에노출되지않아커패시터하부전극과콘택플러그사이의옴성접촉(ohmic contact)을효과적으로형성할수 있다. 또한본 발명에따르면, 비트라인, 워드라인스트랩라인그리고플레이트라인이모두금속으로형성되기때문에, 저저항배선을형성할수 있으며, 소자의동작특성을향상시킬수 있다.

公开(公告)号：KR1020010011157A

公开(公告)日：2001-02-15

申请号：KR1019990030398

申请日：1999-07-26

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L27/10

CPC classification number: H01L27/11502 ,  H01L21/31604 ,  H01L21/3162 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/75

Abstract: PURPOSE: A method for manufacturing a ferroelectric device having one transistor/one capacitor is provided to obtain a superior ohmic contact at an interface between a ferroelectric capacitor and a contact plug, by having an anti-oxidation layer control an oxidation reaction at the interface. CONSTITUTION: An interlayer dielectric including a contact plug(114) is formed on a semiconductor substrate(100). An anti-oxidation layer(118) is formed on the interlayer dielectric including the contact plug. A capacitor and a diffusion blocking layer pattern surrounding the capacitor are sequentially formed to cover the contact plug on the anti-oxidation layer. The exposed anti-oxidation layer is etched. The capacitor is electrically connected to the contact plug through the anti-oxidation layer.

Abstract translation: 目的：提供一种具有一个晶体管/一个电容器的铁电体器件的制造方法，通过使抗氧化层在界面处进行氧化反应，在铁电电容器和接触塞之间的界面处获得优异的欧姆接触。 构成：在半导体衬底（100）上形成包括接触插塞（114）的层间电介质。 在包括接触插塞的层间电介质上形成抗氧化层（118）。 依次形成围绕电容器的电容器和扩散阻挡层图案，以覆盖抗氧化层上的接触塞。 暴露的抗氧化层被蚀刻。 电容器通过抗氧化层电连接到接触塞。

公开(公告)号：KR100279297B1

公开(公告)日：2001-02-01

申请号：KR1019980023272

申请日：1998-06-20

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L29/78

Abstract: 본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 활성 영역과 비활성 영역을 정의하기 위한 소자 격리 영역을 갖는 반도체 기판의 상기 활성 영역상에 도전층이 형성되고, 상기 도전층을 포함하여 반도체 기판상에 제 1 절연막을 형성된다. 커패시터 하부 전극, Zr 보다 Ti 성분을 상대적으로 많이 포함하는 강유전체막, 그리고 커패시터 상부 전극이 상기 제 1 절연막상에 차례로 형성되어 커패시터가 형성되는 데, 상기 상부 전극 및 강유전체막이, 상기 하부 전극의 일부와 오버랩 되도록 형성된다. 상기 반도체 기판 전면에 제 2 절연막이 형성되고, 상기 제 2 절연막이 부분적으로 식각되어 하부 전극의 상부 표면의 일부를 노출시키는 제 1 오프닝이 형성되고, 상기 하부 전극과 강유전체막의 계면에서의 반응을 방지하는 열처리가 수행된다. 상기 제 2 절연막 및 제 1 절연막이 식각되어 상기 도전층의 일측의 활성 영역 일부를 노출시키는 제 2 오프닝이 형성된다. 상기 제 2 절연막상에, 상기 제 1 오프닝과 제 2 오프닝을 통해 상기 하부 전극과 상기 활성 영역이 전기적으로 접속되도록 하는 콘택층이 형성된다. 이와 같은 반도체 장치 및 그의 제조 방법에 의해서, 강유전체 물질의 결정성이 향상될 수 있고, 강유전체 물질과 전극의 계면 영역에서 발생되는 결함이 제거될 수 있어, 높은 온도에서 및 많은 리드/라이트(read/write)의 반복 수행에서 열화가 방지될 수 있다. 또한, 큰 잔류 분극량이 확보되어 충분한 센싱 마진(sensing margin)이 확보될 수 있다.

公开(公告)号：KR1020000007786A

公开(公告)日：2000-02-07

申请号：KR1019980027297

申请日：1998-07-07

Applicant: 삼성전자주식회사

Inventor： 정동진

IPC: H01L27/04

CPC classification number: H01L27/11502 ,  H01L27/11517 ,  H01L28/56

Abstract: PURPOSE: The ferroelectric capacitor can show the improved performance by improving the crystallization of a ferroelectric material. CONSTITUTION: The capacitor is formed by; forming a capacitor bottom electrode(110) on an insulating film formed on a semiconductor substrate(100); forming a multilayered dielectric film(112, 113) containing Ti component more than Zr component on top of the bottom electrode; and forming a capacitor top electrode(114). An epilayer(116) preventing the material composing the capacitor from diffusing is formed to cover the capacitor. The method can improve the crystallization of the ferroelectric by being able to distribute the density ratio of the Zr component and the Ti component uniformly.

Abstract translation: 目的：铁电电容器可以通过改进铁电材料的结晶来显示出改进的性能。 构成：电容器由 在形成在半导体衬底（100）上的绝缘膜上形成电容器底部电极（110）; 在底部电极的顶部形成包含多于Zr组分的Ti组分的多层电介质膜（112,113）; 以及形成电容器顶部电极（114）。 形成防止构成电容器的材料扩散的外延层（116）以覆盖电容器。 该方法可以通过均匀分布Zr组分和Ti组分的密度比来改善铁电体的结晶。

公开(公告)号：KR100243260B1

公开(公告)日：2000-02-01

申请号：KR1019920019305

申请日：1992-10-21

Applicant: 삼성전자주식회사

Inventor： 이병훈 ,  박진성 ,  정동진 ,  이우성

IPC: H01L27/10

Abstract: 본 발명은 단위면적당 셀커패시턴스를 증가시키고 소자의 전기적 특성을 향상시킬 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 반도체기판내의 소정위치에 횡방향으로 연장된 모양으로 형성된 매몰산화층, 상기 매몰산화층을 관통하는 모양으로 형성된 트렌치와, 상기 트렌치를 통하여 상기 트렌치에 의해 관통된 부분의 매몰산화층을 부분식각함으로써 형성된 트렌치 외벽의 돌기에 형성된 커패시터를 포함하는 것을 특징으로 하는 반도체 메모리장치 및 그 제조방법을 제공한다.
본 발명에 따르면, 단위면적당 셀커패시턴스를 증가시킬 수 있으며, 트렌치의 깊이를 줄이고도 같은 정전용량을 얻을 수 있으므로 공정상 유리하며, 매몰산화층으로 인해 소자분리특성이 향상되는 이점이 있다.

公开(公告)号：KR1020000002485A

公开(公告)日：2000-01-15

申请号：KR1019980023272

申请日：1998-06-20

Applicant: 삼성전자주식회사

Inventor： 정동진 ,  김기남

IPC: H01L29/78

CPC classification number: H01L27/11502 ,  H01L28/55

Abstract: PURPOSE: A semiconductor device production method is provided to improve the crystalline of a strong dielectric device and prevent deterioration of it and secure a sufficient sensing margin. CONSTITUTION: The semiconductor device is produced in the process of; forming a conductive layer on the activated area of a semiconductor substrate(100); forming the 1st insulation film on the semiconductor substrate; forming a capacitor by forming a strong dielectric film and an upper electrode of a capacitor on the 1st insulation film one after another; forming the 2nd insulation film on overall the semiconductor.

Abstract translation: 目的：提供一种半导体器件制造方法，以改善强电介质器件的晶体并防止其劣化并确保足够的感测裕度。 构成：半导体器件生产过程中， 在半导体衬底（100）的激活区域上形成导电层; 在半导体衬底上形成第一绝缘膜; 通过在第一绝缘膜上形成强电介质膜和电容器的上电极来形成电容器; 在整个半导体上形成第二绝缘膜。

公开(公告)号：KR1019980044777A

公开(公告)日：1998-09-05

申请号：KR1019960062902

申请日：1996-12-07

Applicant: 삼성전자주식회사

Inventor： 정동진

IPC: H01L27/115

Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로, 본 발명의 목적은 메모리 셀의 신뢰성을 향상시킬 수 있는 강유전체 메모리 장치 및 그 제조방법을 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 강유전체 메모리 장치는 피형 반도체 기판상에 활성영역을 정의 하기 위한 국부산화공정을 통하여 형성되는 소자분리막과, 상기 활성영역내에 이온주입에 의해 형성되는 드레인 및 소오스영역과, 상기 드레인 및 소오스영역사이에 형성되는 채널상에 게이트산화막을 개재하여 형성되는 게이트전극과, 상기 결과물 전면에 형성되는 제1층간절연막과, 상기 드레인영역이 내재된 상기 제1층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 드레인영역이 드러날때까지 식각하여 형성되는 제1콘택과, 상기 제1콘택을 통해 상기 활성영역과 연결하기 위해 상기 제1콘택상에 소정폭으로 형성되는 비트라인과, 상기 결과물 전면에 형성되는 제2층간절연막과, 상기 소오스영역이 내재된 제1,2 층간절연막상에 소정폭의 개구부를 가지는 마스크를 이용하여 상기 소오스 영역이 드러날때까지 식각하여 형성되는 제2콘택과, 상기 제2콘택상에 형성되는 하부전극과, 상기 하부전극상에 상기 하부전극과 인접층간의 물질확산방지 및 접착강화를 위해 형성되는 물질확산 및 접착강화층과, 상기 물질확산 및 접착강화층상에 콘택호울을 형성하여 증착되는 강유전체막과, 상기 강유전체막상에 형성되는 상부전극을 포함하는 것을 특징으로 한다.