公开(公告)号：KR100471165B1

公开(公告)日：2005-03-08

申请号：KR1020020025012

申请日：2002-05-07

Applicant: 삼성전자주식회사

Inventor： 유현기 ,  한정욱

IPC: H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L27/115 ,  H01L27/11568 ,  H01L29/1083 ,  H01L29/42324 ,  H01L29/66537 ,  H01L29/66833 ,  H01L29/7883 ,  H01L29/792

Abstract: 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리 장치 및 그 제조 방법을 제공한다. 이 장치는 반도체기판의 상부에 차례로 적층된 터널절연막 패턴, 전하 저장막, 상부 절연막 및 제어 게이트 전극을 포함한다. 터널 절연막 패턴 측면의 반도체기판 상에는, 전하 저장막에 의해 덮이고 터널 절연막 패턴보다 두꺼운 하부 절연막 패턴이 배치된다. 터널 절연막 패턴 하부의 반도체기판 내에는 반도체기판과 같은 도전형의 불순물을 포함하는 고농도 불순물 영역이 배치된다. 이 장치를 제조하는 방법은 반도체기판 상에 하부 절연막 패턴을 형성한 후, 그 측면에 터널 절연막을 형성하는 단계를 포함한다. 이때, 터널 절연막은 하부 절연막 패턴보다 얇게 형성한다. 이후, 그 결과물 전면에 전하 저장막 및 상부 절연막을 형성한 후, 그 상부에 하부 절연막 패턴 및 터널 절연막의 상부를 지나면서 하부 절연막 패턴에 평행한 제어 게이트 전극을 형성한다. 또한, 터널 절연막을 형성하기 전에, 터널 절연막 하부의 반도체기판에 고농도 불순물 영역을 더 형성하는 것이 바람직하다.

公开(公告)号：KR1020040085663A

公开(公告)日：2004-10-08

申请号：KR1020030020444

申请日：2003-04-01

Applicant: 삼성전자주식회사

Inventor： 이용규 ,  한정욱 ,  강성택 ,  이종덕 ,  박병국

IPC: H01L27/115

CPC classification number: H01L21/28282 ,  H01L29/66833 ,  H01L29/7923

Abstract: PURPOSE: A method for fabricating a twin-ONO type SONOS memory device using a reverse self-aligning process is provided to control distribution of charges in an ONO dielectric layer by improving a SONOS memory fabrication method. CONSTITUTION: An ONO dielectric layer(500) is formed on a substrate. A buffer layer having a trench(601) is formed on the ONO dielectric layer. The ONO dielectric layer is partially exposed by the trench. The first conductive spacer(700) is formed on an inner wall of the trench. The ONO dielectric layer is divided into two parts by removing selectively the exposed part of the ONO dielectric layer. A gate dielectric layer(800) is formed on the substrate. The second conductive layer(900) is formed on the gate dielectric layer in order to fill up a gap between both sidewalls of the trench. The buffer layer is removed by using the first conductive spacer as an etch mask. The ONO dielectric layer is patterned by removing selectively the exposed part of the ONO dielectric layer.

Abstract translation: 目的：提供一种使用反向自对准工艺制造双ONO型SONOS存储器件的方法，以通过改进SONOS存储器制造方法来控制ONO电介质层中的电荷分布。 构成：在基板上形成ONO电介质层（500）。 在ONO电介质层上形成具有沟槽（601）的缓冲层。 ONO电介质层由沟槽部分露出。 第一导电间隔物（700）形成在沟槽的内壁上。 通过选择性地去除ONO介电层的暴露部分，将ONO介电层分成两部分。 在基板上形成栅介质层（800）。 为了填充沟槽的两个侧壁之间的间隙，在栅极介电层上形成第二导电层（900）。 通过使用第一导电间隔物作为蚀刻掩模去除缓冲层。 通过选择性地去除ONO电介质层的暴露部分来对ONO电介质层进行构图。

公开(公告)号：KR100311971B1

公开(公告)日：2001-12-28

申请号：KR1019980057517

申请日：1998-12-23

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  조민수 ,  한정욱 ,  정칠희

IPC: H01L27/112

Abstract: 메모리 셀의 축소와 공정 신뢰성 향상을 이룰 수 있도록 한 비휘발성 메모리 반도체 소자 및 그 제조방법이 개시된다. 반도체 기판 상의 소정 부분에는 터널 절연막이 형성되어 있고, 상기 터널 절연막이 형성되어 있는 부분을 제외한 영역의 상기 기판 상에는 게이트 절연막이 형성되어 있으며, 상기 터널 절연막과 그 주변의 게이트 절연막 상의 소정 부분에는 "플로우팅 게이트/층간 절연막/센스 게이트" 적층 구조의 센스 트랜지스터가 형성되어 있고, 상기 센서 트랜지스터 일측의 게이트 절연막 상에는 "제1 셀렉트 게이트/층간 절연막/제2 셀렉트 게이트" 적층 구조의 셀렉트 트랜지스터가 형성되어 있으며, 상기 터널 절연막 하측의 기판 내부에는 셀렉트 게이트와 소정 부분 오버랩되도록 정션 영역이 형성되어 있고, 상기 정션 영역과 소정 간격 이격된 지점의 기판 내부에는 센스 트랜지스터와 소정 부분 오버랩되도록 소오스 영역이 형성되어 있으며, 상기 정션 영� ��과 소정 간격 이격된 지점의 기판 내부에는 셀렉트 트랜지스터와 소정 부분 오버랩되도록 드레인 영역이 형성되어 있는 구조의 비휘발성 메모리 반도체 소자가 제공된다. 그 결과, 활성역역 위에 플로우팅 게이트가 한 개만 존재하도록 하면서도 플로우팅 게이트와 센스 게이트 및 셀렉트 게이트를 한번의 식각공정을 이용하여 동시에 형성할 수 있게 되므로 단위 메모리 셀의 축소와 공정 신뢰성 향상을 동시에 이룰 수 있게 된다.

公开(公告)号：KR100281890B1

公开(公告)日：2001-03-02

申请号：KR1019940013630

申请日：1994-06-16

Applicant: 삼성전자주식회사

Inventor： 김진우 ,  한정욱

IPC: H01L21/20

Abstract: 신규한 SOI 소자의 제조방법 및 그 구조가 개시되어 있다. SOI 기판상에 에피택시얼 방지층을 형성하고, 상기 에피택시얼 방지층을 선택적으로 식각하여 개구부를 형성한다. 상기 개구부를 통해 노출된 기판 상에 에피택시얼 반도체층을 형성하고, 상기 에피택시얼 방지층을 제거한다. 상기 에피택시얼 반도체층을 선택적으로 식각하고, 소자 분리 영역을 형성한다. 상기 결과물 상에 절연층을 형성하고, 상기 절연층을 선택적으로 식각하여 에피택시얼 반도체층을 노출시키는 콘택홀을 형성한다. 콘택홀이 형성될 부위에 에피택시얼 반도체층을 형성함으로써 콘택저항 및 면저항을 감소시킬 수 있다.

公开(公告)号：KR100197565B1

公开(公告)日：1999-06-15

申请号：KR1019960023623

申请日：1996-06-25

Applicant: 삼성전자주식회사

Inventor： 한정욱

IPC: H01L27/10

Abstract: 1. 청구 범위에 기재된 발명이 속한 기술분야
불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
독출수명의 단축과 데이터 보유 특성의 저하를 방지할 수 있는 불휘발성 반도체 메모리 장치의 메모리 셀 및 그 제조방법을 제공함에 있다.
3. 발명의 해결방법의 요지
제1필드산화막과 제2필드산화막사이에 형성되는 불휘발성 반도체 메모리 장치의 메모리 셀에 있어서: 제1도전형의 기판상에 형성된 채널영역을 프로그램 영역과 독출영역으로 분리하기 위한 채널분리 필드산화막을 제1필드산화막과 제2필드산화막 사이에 가짐을 요지로 한다.
4. 발명의 중요한 용도
안정된 동작을 요구하는 불휘발성 반도체 메모리 장치에 적합하게 사용된다.

公开(公告)号：KR1019980006277A

公开(公告)日：1998-03-30

申请号：KR1019960023623

申请日：1996-06-25

Applicant: 삼성전자주식회사

Inventor： 한정욱

IPC: H01L27/10

公开(公告)号：KR1019970018628A

公开(公告)日：1997-04-30

申请号：KR1019950032934

申请日：1995-09-29

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  김진우

IPC: H01L27/115

Abstract: 본 발명은 쇼트채널 효과와 프로그램 오동작을 개선하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 비휘발성 메모리 소자는 소오스와 드레인이 다른 토폴로지를 가지며, 소오스쪽 채널 영역과 드레인쪽 채널 영역 또한 서로 다른 토폴로지를 갖고, 드레인 접합이 고농도 반대 도전형을 갖는 전도영역으로 둘러 쌓여있고, 소오스쪽 채널 영역과 드레인쪽 채널 영역의 게이트 산화막 두께가 서로 다른 것을 특징으로 한다. 그 제조방법은 패드산화막과 지리화막 형성후 드레인, 드레인쪽 채널영역을 정의하고, 질화막을 식각하여 드레인영역에 불순물 주입후 산화막을 형성하는 단계; 식각공정으로 다른 토폴로지를 갖는 실리콘 기판을 형성하는 단계; 고농도 불순물 영역과 필드 산화막 및 게이트 산화막을 형성하는 단계; 게이트 영역을 형성하고 드레인, 소오스영역을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 의하면 쇼트 채널 효과를 개선하여 집적도를 높일 수 있으며, 드레인/기판 접합의 고농도 접합으로 측면 전기장을 증가시키고, 이에 다른 셀 프로그램 특성이 개선됨과 함께 프로그램 오동작을 방지하는 효과를 얻을 수 있다.

公开(公告)号：KR1019970013338A

公开(公告)日：1997-03-29

申请号：KR1019950025716

申请日：1995-08-21

Applicant: 삼성전자주식회사

Inventor： 한정욱

IPC: H01L27/105

Abstract: 플로팅게이트와 컨트롤게이트가 수평 적층된 불휘발성 메모리 장치를 개시한다. 플로팅게이트와 컨트롤게이트가 층간 절연막을 사이에 두고 수평으로 적층된 구조를 갖고, 플로팅게이트와 드레인측의 고농도 불순물 영역이 중첩된 부분에 터널산화층을 구비한 불휘발성 메모리 장치를 제공한다.
본 발명에 의하면, 더블 폴리실리콘층을 수평 적층되는 구조를 갖게하여 토포러지(Topology)를 향상시켰을 뿐만 아니라 컨트롤게이트를 플로팅게이트 하부 채널 영역과 인접한 채널 영역에 중첩되게 함으로써 소거시 소거능력 저하를 방지하였고, 플로팅게이트와 컨트롤게이트를 동시에 정의함으로써 소자크기 축소의 제한을 개선하였다.

公开(公告)号：KR1019940022917A

公开(公告)日：1994-10-22

申请号：KR1019930003575

申请日：1993-03-10

Applicant: 삼성전자주식회사

Inventor： 한정욱

IPC: H01L21/335 ,  H01L29/78

Abstract: 딥(deep)서브마이크론에서 제기되는 MOSFET 소자의 신뢰성(reliability)과 동작성(performance) 조건을 동시에 만족시키기 위하여 제안된 본 발명은 채널 영역과 필드 영역을 동시에 정의하고, 국부적 산화공정을 이용하여 드레인과 분리되 요(凹) 형태의 채널을 구비한 MOSFET 소자를 제조함으로써, 실리콘 기판을 식각함에 따른 표면 손상을 배제하였으며, 문턱전압 조절용 불순물을 채널영역 전반에 걸쳐 주입함으로써 채널영역이 드레인과 이격되는 여역에서 나타나는 캐리어 이동도 및 트랜스컨덕턴스의 감소를 제거한 것이다.

公开(公告)号：KR101575813B1

公开(公告)日：2015-12-09

申请号：KR1020090008123

申请日：2009-02-02

Applicant: 삼성전자주식회사

Inventor： 정용식 ,  한정욱 ,  박원호 ,  심병섭

IPC: H01L21/76

CPC classification number: H01L21/76229

Abstract: 패터닝공정의사용횟수를최소화하면서다양한깊이의트렌치들을갖는반도체장치의소자분리구조체형성방법을제공한다. 제 1 패터닝공정을사용하여반도체기판을부분적으로에칭하여제 1 깊이를갖는제 1 및제 2 트렌치들을형성한다. 상기반도체기판은영역Ⅰ, 영역Ⅱ, 및영역Ⅲ을구비한다. 상기제 1 트렌치들은상기영역Ⅰ에형성하고상기제 2 트렌치들은상기영역Ⅱ에형성한다. 제 2 패터닝공정을사용하여상기반도체기판을부분적으로에칭하여상기영역Ⅲ에제 3 트렌치들및 상기영역Ⅱ에제 4 트렌치들을형성한다. 상기제 4 트렌치들은상기제 2 트렌치들의하부에연장된다. 상기제 3 트렌치들은제 2 깊이를갖는다. 상기제 4 트렌치들은제 3 깊이를갖는다. 상기제 1 내지제 4 트렌치들을매립하는소자분리막을형성한다.