-
公开(公告)号：KR1020140074722A
公开(公告)日：2014-06-18
申请号：KR1020120142998
申请日：2012-12-10
Applicant: 삼성전자주식회사 , 서울대학교산학협력단
Abstract: The present invention relates to a semiconductor light emitting device, which comprises a first conductive semiconductor layer; an active layer formed on the first conductive semiconductor layer; a second conductive semiconductor layer formed on the active layer and having an upper surface on which at least one groove unit is formed; a transparent electrode layer formed on the second conductive semiconductor layer; and a first electrode and a second electrode electrically connected to the first conductive semiconductor layer and the second conductive semiconductor layer, wherein the center of the groove unit intersects with a straight line which links the center of the first electrode and the center of the second electrode to improve the current distribution, thereby improving the internal light extraction efficiency.
Abstract translation: 本发明涉及一种半导体发光器件，其包括第一导电半导体层; 形成在所述第一导电半导体层上的有源层; 形成在所述有源层上并具有上表面的第二导电半导体层，所述上表面上形成有至少一个沟槽单元; 形成在所述第二导电半导体层上的透明电极层; 以及电连接到第一导电半导体层和第二导电半导体层的第一电极和第二电极，其中，沟槽单元的中心与连接第一电极的中心和第二电极的中心的直线相交 提高电流分布，从而提高内部光提取效率。
-
-
公开(公告)号：KR101926356B1
公开(公告)日：2018-12-07
申请号：KR1020110129558
申请日：2011-12-06
Applicant: 삼성전자주식회사 , 서울대학교산학협력단
IPC: H01L29/78 , H01L21/336
Abstract: 기판 상에 백-바이어스 영역(back-bias region)이 배치된다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.
-
公开(公告)号：KR101878311B1
公开(公告)日：2018-07-17
申请号：KR1020110147035
申请日：2011-12-30
Applicant: 삼성전자주식회사 , 서울대학교산학협력단
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/6653 , H01L29/665 , H01L29/6656 , H01L29/6659 , H01L29/7833
Abstract: 기판상에게이트전극을형성한다. 상기게이트전극의측면및 상기게이트전극에가까운(near) 상기기판상에제1 버퍼층, 제2 버퍼층, 및제3 버퍼층을형성한다. 상기제3 버퍼층은상기제2 버퍼층보다높은유전상수를갖는물질막이다. 상기제3 버퍼층 상에상기게이트전극의측면을덮는스페이서를형성한다. 상기게이트전극에가까운(near) 상기기판상에상기제3 버퍼층이노출된다. 상기노출된제3 버퍼층을제거하여상기기판상에상기제2 버퍼층을노출한다. 상기노출된제2 버퍼층을제거하여상기기판상에상기제1 버퍼층을노출한다. 상기스페이서를이온주입마스크로사용하여상기기판내에깊은접합(deep junction)을형성한다. 상기스페이서를제거한다. 상기스페이서를제거하는동안상기제1 버퍼층은상기깊은접합(deep junction) 상에보존된다. 상기스페이서는상기제3 버퍼층, 상기제2 버퍼층 및상기제1 버퍼층과다른물질막을갖는다.
-
公开(公告)号：KR100889361B1
公开(公告)日：2009-03-18
申请号：KR1020060100947
申请日：2006-10-17
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L29/792 , H01L29/66833 , H01L29/7926
Abstract: 전자 주입 효율이 증가하고, 고집적도에 유리한 메모리 소자 및 이의 제조 방법이 제공된다. 메모리 소자는 바닥부, 및 바닥부로부터 수직하게 돌출되어 있는 수직부를 포함하되, 수직부는 경계단을 중심으로 상부에 위치하는 제1 수직부, 및 하부에 위치하며, 제1 수직부보다 폭이 크고, 제1 수직부의 외측으로 돌출되어 있는 제2 수직부를 포함하는 반도체 기판, 제1 수직부의 외측 및 경계단의 상부에 위치하는 전하 트랩층, 및 바닥부의 상부 및 제2 수직부와 전하 트랩층의 외측에 위치하는 컨트롤 게이트 전극을 포함한다.
플래쉬 메모리 소자, 수직부, 전자 주입 효율, 자기 정렬-
Patent Agency Ranking6.发明授权
公开(公告)号：KR100842923B1
公开(公告)日：2008-07-03
申请号：KR1020070022550
申请日：2007-03-07
Applicant: 삼성전자주식회사 , 재단법인서울대학교산학협력재단
CPC classification number: H01L29/7834 , B82Y10/00 , G11B9/1409 , H01L21/28123 , H01L29/66636
Abstract: A method of manufacturing an enhancement semiconductor probe and an information storage device using the same are provided to reduce a process variable in device performance and to increase reliability of mass production by anisotropic-wet-etching a silicon substrate using side-walls. A method of manufacturing an enhancement semiconductor probe comprises the steps of: forming a first etching mask pattern(110a) on a silicon substrate(100c) to form a tip part of the probe in a first direction and forming side-wall areas at two sides of the first etching mask pattern; anisotropic-etching the silicon substrate to form two inclined surfaces of the probe; forming source and drain areas(160,170,180,190) on the silicon substrate by injecting dopants, using the side-wall area as masks, and removing the side-wall areas; removing the first etching mask pattern; forming a second etching mask pattern to form a tip part of the probe in a second direction; forming space layers at two sides of the second etching mask pattern; and etching the silicon substrate by photographing and etching processes and removing the space layers.
Abstract translation: 提供一种制造增强半导体探针的方法和使用其的信息存储装置，以减少器件性能中的工艺变量，并且通过使用侧壁对硅衬底进行各向异性湿蚀刻来提高批量生产的可靠性。 一种制造增强型半导体探针的方法包括以下步骤：在硅衬底（100c）上形成第一蚀刻掩模图案（110a），以在第一方向上形成探针的尖端部分，并在两侧形成侧壁区域 的第一蚀刻掩模图案; 各向异性蚀刻硅衬底以形成探针的两个倾斜表面; 通过注入掺杂剂在硅衬底上形成源极和漏极区域（160,170,180,190），使用侧壁区域作为掩模，并去除侧壁区域; 去除第一蚀刻掩模图案; 形成第二蚀刻掩模图案以在第二方向上形成探针的末端部分; 在第二蚀刻掩模图案的两侧形成空间层; 并通过拍摄和蚀刻工艺蚀刻硅衬底并去除空间层。
-
公开(公告)号：KR100673012B1
公开(公告)日：2007-01-24
申请号：KR1020050081896
申请日：2005-09-02
Applicant: 삼성전자주식회사
IPC: H01L27/108 , H01L21/8242
CPC classification number: H01L27/10802 , H01L27/108 , H01L27/10844 , H01L27/10885 , H01L27/10891
Abstract: A DRAM(Dynamic Random Access Memory) device and a manufacturing method thereof are provided to improve the degree of integration by using effectively the area of a substrate using dual gate type vertical channel transistors. A DRAM device includes a semiconductor substrate(100) with a cell array region, pillar type active patterns, bit lines, word lines and a gate insulating layer. The active patterns are arranged within the cell array region of the substrate. The active pattern includes a source region, a drain region on the source region, a channel region between the source and drain regions. The bit lines are arranged on the active patterns. The bit lines are capable of connecting drain regions of the active patterns with each other in one direction. The word lines(195) are arranged between active patterns. The word lines cross the bit lines. The gate insulating layer(180) is interposed between the word lines and the active patterns.
Abstract translation: 提供DRAM（动态随机存取存储器）及其制造方法，以通过有效利用双栅型垂直沟道晶体管的衬底区域来提高积分度。 DRAM装置包括具有单元阵列区域的半导体衬底（100），柱状有源图案，位线，字线和栅极绝缘层。 有源图案被布置在基板的单元阵列区域内。 有源图案包括源极区域，源极区域上的漏极区域，源极区域和漏极区域之间的沟道区域。 位线布置在活动图案上。 位线能够将活动图案的漏极区域在一个方向上彼此连接。 字线（195）布置在活动图案之间。 字线穿过位线。 栅极绝缘层（180）插入在字线和有源图案之间。
-
公开(公告)号：KR100663977B1
公开(公告)日：2007-01-02
申请号：KR1020050009846
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115 , H01L21/314
Abstract: 본 발명은 액티브 영역에 복수개의 도핑층을 갖는 전하트랩 메모리 셀을 이용한 노아(NOR) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 전하트랩 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 복수개의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이때 생성된 홀을 각 전하트랩 메모리 셀의 전하트랩층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 전하트랩층으로 주입시키는 방식으로 노아 플래시 메모리 어레이를 동작하는 방법을 제공한다.
전하트랩, 플래시 메모리, 터널링, 애벌런치, NOR-
公开(公告)号：KR1020060089261A
公开(公告)日：2006-08-09
申请号：KR1020050009845
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L29/66833 , H01L21/265 , H01L21/28282 , H01L21/823892 , H01L29/792
Abstract: 본 발명은 다층의 도핑층을 갖는 소노스(SONOS) 메모리 셀을 이용한 낸드(NAND) 플래시 메모리 어레이 및 그 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명에서 사용되는 메모리 셀은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 각 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 각 셀의 다중 유전층으로 주입시키는 방식으로 낸드 플래시 메모리 어레이를 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치, NAND-
公开(公告)号：KR1020060089260A
公开(公告)日：2006-08-09
申请号：KR1020050009844
申请日：2005-02-03
Applicant: 재단법인서울대학교산학협력재단 , 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/823892 , H01L21/041 , H01L21/2652
Abstract: 본 발명은 액티브 영역에 다층의 도핑층을 갖는 소노스(SONOS) 형태의 플래시 메모리 셀의 구조 및 그 제조방법과 동작방법에 관한 것이다.
종래 소노스 메모리 셀의 구조와 달리 본 발명은 액티브 영역에 다층의 도핑층을 적절히 형성함으로써, 소스/드레인 영역과 PN 접합을 이루는 부분에서 전자가 밴드간 터널링이 되도록 유도하고, 상기 전자를 소정의 역 바이어스 상태에서 가속시켜 애벌런치 현상을 유도하여 이 때 생성된 홀을 소노스 메모리 셀의 다중 유전층으로 주입시키는 방식으로 프로그램하고, 이레이즈시에는 FN 터널링으로 채널에 있는 전자를 상기 다중 유전층으로 주입시키는 방식으로 셀을 동작하는 방법을 제공한다.
SONOS, 플래시 메모리, 터널링, 애벌런치
-
-
-
-
-
-
-
-
-
Search Results
54
records
(took 0.026 seconds)
